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參數資料
| 型號： | TPS65950ZXNT |
| 廠商： | TEXAS INSTRUMENTS INC |
| 元件分類： | 消費家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA209 |
| 封裝： | 7 X 7 MM, 0.40 MM PITCH, PLASTIC, BGA-209 |
| 文件頁數： | 54/167頁 |
| 文件大小： | 2566K |
| 代理商： | TPS65950ZXNT |
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I2S.SYNC
I2S.CLK
I2S.DIN
I2S.DOUT
23
22
1
0
8dummybits
23
22
1
0
8dummybits
23
22
23
22
1
0
8dummybits
23
22
1
0
8dummybits
23
22
Leftchannel
Rightchannel
I2
I3
I4
I5
I0
I1
032-078
I2S.SYNC
I2S.CLK
I2S.DIN
I2S.DOUT
23
22
1
0
8dummybits
23
22
1
0
8dummybits
23
22
23
22
1
0
8dummybits
23
22
1
0
8dummybits
23
22
Leftchannel
Rightchannel
I3
I4
I5
I6
I7
I6
I0
I1
032-079
TPS65950
Integrated Power Management/Audio Codec
www.ti.com
SWCS032 – OCTOBER 2008
Figure 13-2. I2S Interface—I2S Master Mode
Figure 13-3. I2S Interface—I2S Slave Mode
The timing requirements in Table 13-5 are valid on the following conditions of input slew and output load:
Rise and fall time range of inputs (SYNC, DIN) is t
R/tF = 1.0 ns/6.5 ns
Capacitance load range of outputs (CLK, SYNC, DOUT) is C
Load = 1 pF/30 pF
The input timing requirements in Table 13-5 are given by considering a rising or falling time of 6.5 ns.
Table 13-5. I2S Interface—Timing Requirements
Notation
Parameter
Min(1)
Max(2)
Unit
Master Mode
I3
tsu(DIN-CLKH)
Setup time, I2S.DIN valid to I2S.CLK high2
25
ns
I4
th(DIN-CLKH)
Hold time, I2S.DIN valid from I2S.CLK high.
0
ns
Slave Mode
I0
tc(CLK)
Cycle time, I2S.CLK(3)
1/64 * Fs
ns
(1)
Min = Minimum value
(2)
Max = Maximum value
(3)
Fs = 8 to 48 kHz; 96 kHz for RX path only
Timing Requirements and Switching Characteristics
147
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