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參數資料
| 型號： | TS88915T |
| 英文描述： | TS88915T [Updated 6/02. 19 Pages] Low Skew CMOS PLL Clock Driver. 3 state 70 and 100 MHZ versions |
| 中文描述： | TS88915T [更新6月2日。 19頁]低偏移的CMOS PLL時鐘驅動器。 3國70和100兆赫的版本 |
| 文件頁數： | 7/19頁 |
| 文件大小： | 333K |
| 代理商： | TS88915T |
7
TS88915T
2122A–HIREL–06/02
Notes:
1. These t
CYCLE
minimum values are valid when ‘Q’ output is feed back and connected to the FEEDBACK pin.
2. Information in Table 1 and in Note 3 of the AC specification notes describe this specification and its limits depending on what
output is feed back, and if FREQ_SEL is high or low.
SYNC Input Timing Requirements
Symbol
Parameter
Minimum
Maximum
Unit
88915T-70
88915T-100
t
RISE/FALL
, SYNC Inputs
Rise/Fall Time, SYNC Inputs
From 0.8 to 2.0V
–
–
3.0
ns
t
CYCLE
, SYNC Inputs
Input Clock Period, SYNC Inputs
28.5
(1)
20.0
(1)
200
(2)
ns
Duty Cycle SYNC Inputs
Input Duty Cycle, SYNC Inputs
50%
±
25%
AC Characteristics
(T
c
= -55
°
C to +125
°
C, V
CC
= 5.0V
±
5%, Load = 50
terminated to V
CC
/2)
Symbol
Parameter
Min
Max
Unit
Conditions
t
RISE/FALL
Outputs
Rise/Fall Time, All Outputs
(Between 0.2 V
CC
and 0.8 V
CC
)
1.0
2.5
ns
Into a 50
Load
Terminated to
V
CC
/2
t
RISE/FALL
2X_Q Output
(1)
Rise/Fall Time into a 20 pF Load, with
Termination
(2)
0.5
1.6
ns
t
RISE
: 0.8V - 2.0V
t
FALL
: 2.0V - 0.8V
Into a 50
Load
Terminated to
V
CC
/2
t
PULSE WIDTH
(Q0-Q4, Q5,
Q/2)
(1)
Output Pulse Width: Q0, Q1, Q2, Q3, Q4,
Q5, Q/2 at V
CC
/2
0.5t
CYCLE
- 0.5
(2)
0.5t
CYCLE
+ 0.5
(2)
ns
t
PULSE WIDTH
(2X_Q Output)
(1)
Output Pulse Width:
2X_Q at 1.5V
40 MHz
50 MHz
66 MHz
100 MHz
0.5t
CYCLE
- 1.5
(2)
0.5t
CYCLE
- 1.0
0.5t
CYCLE
- 0.5
0.5t
CYCLE
- 0.5
0.5t
CYCLE
+ 1.5
(2)
0.5t
CYCLE
+ 1.0
0.5t
CYCLE
+ 0.5
0.5t
CYCLE
+ 0.5
ns
Must use
termination
(2)
t
PULSE WIDTH
(2X_Q Output)
(1)
Output Pulse Width:
2X_Q at V
CC
/2
40-49 MHz
50-65 MHz
66-100
MHz
0.5t
CYCLE
- 1.5
(2)
0.5t
CYCLE
- 1.0
0.5t
CYCLE
- 0.5
0.5t
CYCLE
+ 1.5
(2)
0.5t
CYCLE
+ 1.0
0.5t
CYCLE
+ 0.5
ns
Into a 50
Load
Terminated to
V
CC
/2
t
PD
SYNC Feedback
(1)(3)
SYNC Input to Feedback
Delay (Measured at SYNC0
or 1 and FEEDBACK input
pins)
70 MHz
100 MHz
(With 1 M
from RC1 to An V
CC
)
ns
See Note 4 and
Figure 6 for
detailed
explanation
-1.05
-0.40
-1.05
-0.30
(With 1 M
from RC1 to An GND)
+1.25
+3.25
t
SKEWr
(Rising)
(5)
(1)(4)
Output-to-Output Skew between Outputs
Q0-Q4, Q/2 (Rising edges only)
–
500
ps
All Outputs into a
matched 50
load Terminated
to V
CC
/2
t
SKEWf
(Falling)
(1)(4)
Output-to-Output Skew between Outputs
Q0-Q4 (Falling edges only)
–
750
ps
All Outputs into a
matched 50
load Terminated
to V
CC
/2
t
SKEWall
(Falling)
(1)(4)
Output-to-Output Skew 2X_Q, Q/2, Q0-Q4
Rising, Q5 Falling
–
750
ps
All Outputs into a
matched 50
load Terminated
to V
CC
/2
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