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參數資料
型號： TSB12C01APZ
廠商： Texas Instruments, Inc.
英文描述： High-Speed Serial-Bus Link-Layer Controller
中文描述： 高速串行總線鏈路層控制器
文件頁數： 3/59頁
文件大小： 275K
代理商： TSB12C01APZ
iii
Contents
Title
Section
Page
1
Overview
1.1
1.2
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Description
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Features
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1.2.1 Link
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1.2.2 Physical-Link Interface
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1.2.3 Host Bus Interface
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1.2.4 General
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Terminal Assignments
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Terminal Functions
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1.3
1.4
2
Architecture
2.1
Functional Block Diagram
2.1.1 Physical Interface
2.1.2 Transmitter
2.1.3 Receiver
2.1.4 Transmit and Receive FIFOs
2.1.5 Cycle Timer
2.1.6 Cycle Monitor
2.1.7 Cyclic Redundancy Check (CRC)
2.1.8 Internal Registers
2.1.9 Host Bus Interface
2–1
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3
Internal Registers
3.1
General
3.2
Internal Register Definitions
3.2.1 Version/Revision Register
3.2.2 Node-Address/Transmitter Acknowledge Register
3.2.3 Control Register
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.4 Interrupt and Interrupt-Mask Registers
3.2.5 Cycle-Timer Register
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3.2.6 Isochronous Receive-Port Number Register
3.2.7 Diagnostic Control and Status Register
3.2.8 Phy-Chip Access Register
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.9 Asynchronous Transmit-FIFO (ATF) Status Register
3.2.10 ITF Status Register
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3.2.11 GRF Status Register
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3.3
FIFO Access
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3.3.1 General
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3.3.2 ATF Access
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3.3.3 ITF Access
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3.3.4 General-Receive-FIFO (GRF)
3.3.5 RAM Test Mode
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