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參數資料
| 型號： | UDA1352HL |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費家電 |
| 英文描述： | 48 kHz IEC 60958 audio DAC |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP48 |
| 封裝： | 7 X 7 MM, 1.40 MM HEIGHT, PLASTIC, MS-026, SOT-313-2, LQFP-48 |
| 文件頁數： | 40/64頁 |
| 文件大小： | 262K |
| 代理商： | UDA1352HL |
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2003 Mar 25
40
Philips Semiconductors
Preliminary specification
48 kHz IEC 60958 audio DAC
UDA1352HL
12.8
DAC source and clock settings (write)
Table 43
Register address 14H
Table 44
Description of register bits
Table 45
DAC input selection
BIT
15
14
13
12
11
10
9
8
Symbol
DA_POL_
INV
0
AUDIO_FS
DAC_SEL1 DAC_SEL0
Default
1
1
0
BIT
7
0
6
5
4
3
2
1
0
Symbol
Default
BIT
SYMBOL
DESCRIPTION
15
DA_POL_INV
DAC polarity control.
A 1-bit value to control the signal polarity of the DAC
output signal. When set to logic 0, the DAC output is not inverted. When set to
logic 1, the DAC output is inverted. Default value 0.
Sample frequency range selection.
A 1-bit value to select the sampling
frequency range. When set to logic 0, the frequency range is approximately
8 to 50 kHz; the frequency range in modes 6 and 7 is 8 to 28 kHz. When set
to logic 1, the frequency range is approximately 28 to 55 kHz. Default value 1.
reserved
DAC input selection.
A 2-bit value to select the data and clock sources for
the DAC and the input source for the PLL. The DAC data source is either the
IEC 60958 input or the digital input interface. Default value 10; see Table 45.
reserved
14
AUDIO_FS
13 to 10
9 to 8
DAC_SEL[1:0]
7 to 0
DAC_SEL1
DAC_SEL0
DAC INPUT
DAC CLOCK
PLL INPUT
0
0
1
1
0
1
0
1
input from I
2
S-bus
input from I
2
S-bus
input from IEC 60958
input from I
2
S-bus
PLL
PLL
PLL
crystal
SPDIF
WSI
SPDIF
SPDIF
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
|---|---|
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