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參數資料
| 型號： | A3PE1500-PQG208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 38400 CLBS, 1500000 GATES, PQFP208 |
| 封裝： | 28 X 28 MM, 3.40 MM HEIGHT, 0.50 MM PITCH, GREEN, PLASTIC, QFP-208 |
| 文件頁數： | 117/152頁 |
| 文件大小： | 4932K |
| 代理商： | A3PE1500-PQG208 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁當前第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁
ProASIC3E DC and Switching Characteristics
v1.2
2 - 55
Output Register
Timing Characteristics
Figure 2-27 Output Register Timing Diagram
Preset
Clear
DOUT
CLK
Data_out
Enable
t
OSUE
50%
t
OSUD tOHD
50%
t
OCLKQ
1
0
t
OHE
t
ORECPRE
t
OREMPRE
t
ORECCLR
t
OREMCLR
t
OWCLR
t
OWPRE
t
OPRE2Q
t
OCLR2Q
t
OCKMPWH tOCKMPWL
50%
Table 2-83 Output Data Register Propagation Delays
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
Parameter
Description
–2
–1
Std.
–F
Units
tOCLKQ
Clock-to-Q of the Output Data Register
0.59 0.67 0.79 0.95
ns
tOSUD
Data Setup Time for the Output Data Register
0.31 0.36 0.42 0.50
ns
tOHD
Data Hold Time for the Output Data Register
0.00 0.00 0.00 0.00
ns
tOSUE
Enable Setup Time for the Output Data Register
0.44 0.50 0.59 0.70
ns
tOHE
Enable Hold Time for the Output Data Register
0.00 0.00 0.00 0.00
ns
tOCLR2Q
Asynchronous Clear-to-Q of the Output Data Register
0.80 0.91 1.07 1.29
ns
tOPRE2Q
Asynchronous Preset-to-Q of the Output Data Register
0.80 0.91 1.07 1.29
ns
tOREMCLR
Asynchronous Clear Removal Time for the Output Data Register
0.00 0.00 0.00 0.00
ns
tORECCLR
Asynchronous Clear Recovery Time for the Output Data Register
0.22 0.25 0.30 0.36
ns
tOREMPRE
Asynchronous Preset Removal Time for the Output Data Register
0.00 0.00 0.00 0.00
ns
tORECPRE
Asynchronous Preset Recovery Time for the Output Data Register
0.22 0.25 0.30 0.36
ns
tOWCLR
Asynchronous Clear Minimum Pulse Width for the Output Data
Register
0.22 0.25 0.30 0.36
ns
tOWPRE
Asynchronous Preset Minimum Pulse Width for the Output Data
Register
0.22 0.25 0.30 0.36
ns
tOCKMPWH Clock Minimum Pulse Width HIGH for the Output Data Register
0.36 0.41 0.48 0.57
ns
tOCKMPWL
Clock Minimum Pulse Width LOW for the Output Data Register
0.32 0.37 0.43 0.52
ns
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-5 for derating
values.
相關PDF資料 |
PDF描述 |
|---|---|
| A3PN060-FVQ100 | FPGA, 1536 CLBS, 60000 GATES, PQFP100 |
| A3PN060-FVQG100 | FPGA, 1536 CLBS, 60000 GATES, PQFP100 |
| A3PN060-ZFVQ100 | FPGA, 1536 CLBS, 60000 GATES, PQFP100 |
| A3PN060-ZFVQG100 | FPGA, 1536 CLBS, 60000 GATES, PQFP100 |
| A3PN125-FVQ100 | FPGA, 3072 CLBS, 125000 GATES, PQFP100 |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| A3PE1500-PQG896ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3E Flash Family FPGAs |
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