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參數資料
| 型號： | ADSP-2195 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | LM2991 Negative Low Dropout Adjustable Regulator; Package: CERDIP; No of Pins: 16; Qty per Container: 25; Container: Rail |
| 中文描述： | DSP的微機 |
| 文件頁數： | 26/68頁 |
| 文件大小： | 951K |
| 代理商： | ADSP-2195 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁當前第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁
For current information contact Analog Devices at 800/262-5643
ADSP-2195
September 2001
This information applies to a product under development. Its characteristics and specifications are subject to change with-
out notice. Analog Devices assumes no obligation regarding future manufacturing unless otherwise agreed to in writing.
26
REV. PrA
Programmable Flags Cycle Timing
Table 9
and
Figure 12
describe programmable flag operations.
Table 9. Programmable Flags Cycle Timing
Parameter
Description
Min
Max
Unit
Switching Characteristic
t
DFO
Flag output delay with respect to HCLK
3
ns
t
HFO
Flag output hold after HCLK high
TBD
TBD
ns
Timing Requirement
t
HFI
Flag input hold is asynchronous
3
ns
Figure 12. Programmable Flags Cycle Timing
FLA G IN PUT
3
&
3
3
3
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