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參數資料
| 型號： | ADSP-2195 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | LM2991 Negative Low Dropout Adjustable Regulator; Package: CERDIP; No of Pins: 16; Qty per Container: 25; Container: Rail |
| 中文描述： | DSP的微機 |
| 文件頁數： | 27/68頁 |
| 文件大小： | 951K |
| 代理商： | ADSP-2195 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁當前第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁
This information applies to a product under development. Its characteristics and specifications are subject to change with-
out notice. Analog Devices assumes no obligation regarding future manufacturing unless otherwise agreed to in writing.
27
REV. PrA
For current information contact Analog Devices at 800/262-5643
ADSP-2195
September 2001
Timer PWM_OUT Cycle Timing
Table 10
and
Figure 13
describe timer expired operations. The input signal is asynchronous in “width capture mode” and
has an absolute maximum input frequency of 50 MHz.
Table 10. Timer PWM_OUT Cycle Timing
Parameter
Description
Min
Max
Unit
Switching Characteristic
t
HTO
Timer pulsewidth output
1
1
The minimum time for t
HTO
is one cycle, and the maximum time for t
HTO
equals (2
32
–1) cycles.
6.25
(2
32
–1) cycles
ns
Figure 13. Timer PWM_OUT Cycle Timing
&
% ,
3
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