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參數資料
| 型號： | ADSP-2195 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | LM2991 Negative Low Dropout Adjustable Regulator; Package: CERDIP; No of Pins: 16; Qty per Container: 25; Container: Rail |
| 中文描述： | DSP的微機 |
| 文件頁數： | 46/68頁 |
| 文件大小： | 951K |
| 代理商： | ADSP-2195 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁當前第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁
For current information contact Analog Devices at 800/262-5643
ADSP-2195
September 2001
This information applies to a product under development. Its characteristics and specifications are subject to change with-
out notice. Analog Devices assumes no obligation regarding future manufacturing unless otherwise agreed to in writing.
46
REV. PrA
Serial Peripheral Interface (SPI) Port—Master Timing
Table 20
and
Figure 23
describe SPI port master operations.
Table 20. Serial Peripheral Interface (SPI) Port—Master Timing
Parameter
Description
Min
Max
Unit
Switching Characteristics
t
SDSCIM
SPIxSEL low to first SCLK edge (x=0 or 1)
2t
HCLK
ns
t
SPICHM
Serial clock high period
2t
HCLK
ns
t
SPICLM
Serial clock low period
2t
HCLK
ns
t
SPICLK
Serial clock period
4t
HCLK
ns
t
HDSM
Last SCLK edge to SPIxSEL high (x=0 or 1)
2t
HCLK
ns
t
SPITDM
Sequential transfer delay
2t
HCLK
ns
t
DDSPID
SCLK edge to data out valid (data out delay)
0
6
ns
t
HDSPID
SCLK edge to data out invalid (data out hold)
0
5
ns
Timing Requirements
t
SSPID
Data input valid to SCLK edge (data input setup)
1.6
ns
t
HSPID
SCLK sampling edge to data input invalid
1.6
ns
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