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參數(shù)資料
| 型號： | ISP1161ABM |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 總線控制器 |
| 英文描述： | Full-speed Universal Serial Bus single-chip host and device controller |
| 中文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PQFP64 |
| 封裝： | 7 X 7 MM, 1.40 MM HEIGHT, PLASTIC, MS-026, SOT-414-1, LQFP-64 |
| 文件頁數(shù)： | 75/134頁 |
| 文件大小： | 587K |
| 代理商： | ISP1161ABM |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁當前第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁
Philips Semiconductors
ISP1161A
Full-speed USB single-chip host and device controller
Product data
Rev. 03 — 23 December 2004
75 of 134
9397 750 13962
Koninklijke Philips Electronics N.V. 2004. All rights reserved.
10.6.6
HcITLBufferPort register (R/W: 40H/C0H)
This is the ITL buffer RAM read/write port. The bits 15:8 contain the data byte that
comes from the ITL buffer RAM’s even address. The bits 7:0 contain the data byte
that comes from the ITL buffer RAM’s odd address.
Code (Hex): 40 —
read
Code (Hex): C0 —
write
The HCD must set the byte count into the HcTransferCounter register and check the
HcBufferStatus register before reading from or writing to the buffer. The HCD must
write the command (40H for read, C0H for write) once only, and then read or write
both bytes of the data word. After every read/write, the pointer of ITL buffer RAM will
be automatically increased by two to point to the next data word until it reaches the
value of HcTransferCounter register; otherwise, an internal EOT signal is not
generated to set the bit 2 (AllEOTInterrupt) of the Hc
μ
PInterrupt register and update
the HcBufferStatus register.
The HCD must take care of the fact that the internal buffer RAM is organized in bytes.
The HCD must write the byte count into the HcTransferCounter register, but the HCD
reads or writes the buffer RAM by 16 bits (by 1 data word).
10.6.7
HcATLBufferPort register (R/W: 41H/C1H)
This is the ATL buffer RAM read/write port. The bits 15:8 contain the data byte that
comes from the Acknowledged Transfer List (ATL) buffer RAM’s odd address. Bits 7:0
contain the data byte that comes from the ATL buffer RAM’s even address.
Code (Hex): 41 —
read
Code (Hex): C1 —
write
Table 62:
Bit
Symbol
Reset
Access
Bit
Symbol
Reset
Access
HcITLBufferPort register: bit allocation
15
14
13
12
DataWord[15:8]
0
R/W
4
DataWord[7:0]
0
R/W
11
10
9
8
0
0
0
0
0
0
0
R/W
7
R/W
6
R/W
5
R/W
3
R/W
2
R/W
1
R/W
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
Table 63:
Bit
15 to 0
HcITLBufferPort register: bit description
Symbol
DataWord[15:0]
Description
read/write ITL buffer RAM’s two data bytes.
Table 64:
Bit
Symbol
Reset
Access
HcATLBufferPort register: bit allocation
15
14
13
12
DataWord[15:8]
0
R/W
11
10
9
8
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
相關PDF資料 |
PDF描述 |
|---|---|
| ISP1161 | Full-speed Universal Serial Bus single-chip host and device controller |
| ISP1161A1 | Universal Serial Bus single-chip host and device controller |
| ISP1161A1BD | Universal Serial Bus single-chip host and device controller |
| ISP1161A1BM | Universal Serial Bus single-chip host and device controller |
| ISP1161BD | Full-speed Universal Serial Bus single-chip host and device controller |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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