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參數(shù)資料
| 型號： | ISP1161ABM |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 總線控制器 |
| 英文描述： | Full-speed Universal Serial Bus single-chip host and device controller |
| 中文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PQFP64 |
| 封裝： | 7 X 7 MM, 1.40 MM HEIGHT, PLASTIC, MS-026, SOT-414-1, LQFP-64 |
| 文件頁數(shù)： | 86/134頁 |
| 文件大小： | 587K |
| 代理商： | ISP1161ABM |
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Philips Semiconductors
ISP1161A
Full-speed USB single-chip host and device controller
Product data
Rev. 03 — 23 December 2004
86 of 134
9397 750 13962
Koninklijke Philips Electronics N.V. 2004. All rights reserved.
12.2 8237 compatible mode
The 8237 compatible DMA mode is selected by clearing bit DAKOLY in the
DcHardwareConfiguration register (see
Table 82
). The pin functions for this mode are
shown in
Table 71
.
The DMA subsystem of an IBM compatible PC is based on the Intel 8237 DMA
controller. It operates as a ‘fly-by’ DMA controller: the data is not stored in the DMA
controller, but it is transferred between an I/O port and a memory address. A typical
example of ISP1161A’s DC in 8237 compatible DMA mode is given in
Figure 40
.
The 8237 has two control signals for each DMA channel: DREQ (DMA Request) and
DACK (DMA Acknowledge). General control signals are HRQ (Hold Request) and
HLDA (Hold Acknowledge). The bus operation is controlled via MEMR (Memory
Read), MEMW (Memory Write), IOR (I/O read) and IOW (I/O write).
10
11
12
13
14
1011
1100
1101
1110
1111
OUT: read
OUT: read
OUT: read
OUT: read
OUT: read
IN: write
IN: write
IN: write
IN: write
IN: write
Table 70:
Endpoint selection for DMA transfer
…continued
Endpoint
identifier
EPIDX[3:0]
Transfer direction
EPDIR = 0
EPDIR = 1
Table 71:
Symbol
DREQ2
DACK2
8237 compatible mode: pin functions
Description
DC’s DMA request
DC’s DMA
acknowledge
end of transfer
read strobe
I/O
O
I
Function
ISP1161A’s DC requests a DMA transfer
DMA controller confirms the transfer
EOT
RD
I
I
DMA controller terminates the transfer
instructs ISP1161A’s DC to put data on
the bus
instructs ISP1161A’s DC to get data from
the bus
WR
write strobe
I
Fig 40. ISP1161A’s device controller in the 8237 compatible DMA mode.
D0 to D15
CPU
004aaa093
RAM
ISP1161A
DEVICE
CONTROLLER
DMA
CONTROLLER
8237
DREQ
DREQ2
DACK2
HRQ
HLDA
HRQ
HLDA
DACK
IOR
IOW
MEMR
MEMW
RD
WR
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ISP1161 | Full-speed Universal Serial Bus single-chip host and device controller |
| ISP1161A1 | Universal Serial Bus single-chip host and device controller |
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| ISP1161BD | Full-speed Universal Serial Bus single-chip host and device controller |
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參數(shù)描述 |
|---|---|
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