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參數資料
| 型號： | ISP1581BD |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 總線控制器 |
| 英文描述： | Universal Serial Bus 2.0 high-speed interface device |
| 中文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PQFP64 |
| 封裝： | 10 X 10 MM, 1.40 MM HEIGHT, PLASTIC, MS-026, SOT-314-2, LQFP-64 |
| 文件頁數： | 37/73頁 |
| 文件大小： | 1819K |
| 代理商： | ISP1581BD |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁當前第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁
Philips Semiconductors
ISP1581
USB 2.0 HS interface device
Objective specification
Rev. 02 — 23 October 2000
37 of 73
9397 750 07648
Philips Electronics N.V. 2000. All rights reserved.
9.5 General registers
9.5.1
Interrupt register (address: 18H)
The Interrupt register consists of 4 bytes. The bit allocation is given in
Table 58
.
When a bit is set in the Interrupt register, this indicates that the hardware condition for
an interrupt has occurred. When the Interrupt register content is non-zero, the INT
output will be asserted. Upon detecting the interrupt, the external microprocessor
must read the Interrupt register to determine the source of the interrupt.
Each endpoint buffer has a dedicated interrupt bit (EPnTX, EPnRX). In addition,
various bus states can generate an interrupt: Resume, Suspend, Pseudo-SOF, SOF
and Bus Reset. The DMA Controller only has one interrupt bit: the source for a DMA
interrupt is shown in the DMA Interrupt Reason register (see
Table 53
).
Each interrupt bit (except bit DMA) can be individually cleared by writing a logic 1.
The DMA interrupt bit can be cleared by writing a logic 1 to the related interrupt
source bit in the DMA Interrupt Reason register.
Table 58: Interrupt register: bit allocation
Bit
31
Symbol
reserved
Reset
0
Bus reset
0
Access
R/W
Bit
23
Symbol
EP6TX
Reset
0
Bus reset
0
Access
R/W
Bit
15
Symbol
EP2TX
Reset
0
Bus reset
0
Access
R/W
Bit
7
Symbol
reserved
Reset
0
Bus reset
0
Access
R/W
30
29
28
27
26
25
24
reserved
0
0
R/W
22
EP6RX
0
0
R/W
14
EP2RX
0
0
R/W
6
DMA
0
0
R/W
reserved
0
0
R/W
21
EP5TX
0
0
R/W
13
EP1TX
0
0
R/W
5
HS_STAT
0
0
R/W
reserved
0
0
R/W
20
EP5RX
0
0
R/W
12
EP1RX
0
0
R/W
4
RESUME
0
0
R/W
reserved
0
0
R/W
19
EP4TX
0
0
R/W
11
EP0TX
0
0
R/W
3
SUSP
0
0
R/W
reserved
0
0
R/W
18
EP4RX
0
0
R/W
10
EP0RX
0
0
R/W
2
PSOF
0
0
R/W
EP7TX
0
0
R/W
17
EP3TX
0
0
R/W
9
reserved
0
0
R/W
1
SOF
0
0
R/W
EP7RX
0
0
R/W
16
EP3RX
0
0
R/W
8
EP0SETUP
0
0
R/W
0
BRESET
0
unchanged
R/W
Table 59: Interrupt register: bit description
Bit
Symbol
31 to 26
reserved
25
EP7TX
24
EP7RX
23
EP6TX
Description
reserved; must write logic 0
A logic 1 indicates the Endpoint 7 TX buffer as interrupt source.
A logic 1 indicates the Endpoint 7 RX buffer as interrupt source.
A logic 1 indicates the Endpoint 6 TX buffer as interrupt source.
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