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參數資料
| 型號： | ISP1581BD |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 總線控制器 |
| 英文描述： | Universal Serial Bus 2.0 high-speed interface device |
| 中文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PQFP64 |
| 封裝： | 10 X 10 MM, 1.40 MM HEIGHT, PLASTIC, MS-026, SOT-314-2, LQFP-64 |
| 文件頁數： | 52/73頁 |
| 文件大小： | 1819K |
| 代理商： | ISP1581BD |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁當前第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁
Philips Semiconductors
ISP1581
USB 2.0 HS interface device
Objective specification
Rev. 02 — 23 October 2000
52 of 73
9397 750 07648
Philips Electronics N.V. 2000. All rights reserved.
12.3 Parallel I/O timing
12.3.1
Generic Processor mode (BUS_CONF = 1)
Fig 11. Parallel I/O timing: separate address and data buses.
(write) DATA[15:0]
write
(read) DATA[15:0]
read
MGT497
AD[7:0]
tWHSH
tRHSH
tAVWL
tDVWH
tI1VI2L
tRHDZ
tAVRL
tI2HI1X
Tcy(RW)
tWHAX
tRHAX
tRLDV
tWHDZ
R/W
(I1)
DS/WR
(I2)
CS
RD
Table 82: Parallel I/O timing parameters: separate address and data buses
Symbol
Parameter
Reading
t
AVRL
address set-up time before RD LOW
t
RHAX
address hold time after RD HIGH
t
RLDV
RD LOW to data valid delay
t
RHDZ
RD HIGH to data outputs three-state delay
t
RHSH
RD HIGH to CS HIGH delay
Writing
t
AVWL
address set-up time before WR LOW
t
WHAX
address hold time after WR HIGH
t
DVWH
data set-up time before WR HIGH
t
WHDZ
data hold time after WR HIGH
t
WHSH
WR HIGH to CS HIGH delay
Min
Max
Unit
0
0
-
0
0
-
-
35
20
-
ns
ns
ns
ns
ns
0
0
25
0
0
-
-
-
-
-
ns
ns
ns
ns
ns
相關PDF資料 |
PDF描述 |
|---|---|
| ISP1582 | Hi-Speed Universal Serial Bus peripheral controller |
| ISP1582BS | Hi-Speed Universal Serial Bus peripheral controller |
| ISP1583 | Hi-Speed Universal Serial Bus peripheral controller |
| ISP1583BS | Hi-Speed Universal Serial Bus peripheral controller |
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相關代理商/技術參數 |
參數描述 |
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