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參數資料
| 型號： | XC2S200-6PQG208C |
| 廠商： | Xilinx Inc |
| 文件頁數： | 54/99頁 |
| 文件大小： | 0K |
| 描述： | IC SPARTAN-II FPGA 200K 208-PQFP |
| 標準包裝： | 24 |
| 系列： | Spartan®-II |
| LAB/CLB數： | 1176 |
| 邏輯元件/單元數： | 5292 |
| RAM 位總計： | 57344 |
| 輸入/輸出數： | 140 |
| 門數： | 200000 |
| 電源電壓： | 2.375 V ~ 2.625 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 208-BFQFP |
| 供應商設備封裝： | 208-PQFP（28x28） |
| 產品目錄頁面： | 599 (CN2011-ZH PDF) |
| 其它名稱： | 122-1317 |
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Spartan-II FPGA Family: DC and Switching Characteristics
DS001-3 (v2.8) June 13, 2008
Module 3 of 4
Product Specification
58
R
IOB Output Switching Characteristics
Output delays terminating at a pad are specified for LVTTL with 12 mA drive and fast slew rate. For other standards, adjust
the delays with the values shown in "IOB Output Delay Adjustments for Different Standards," page 59.
Symbol
Description
Speed Grade
Units
-6
-5
Min
Max
Min
Max
Propagation Delays
TIOOP
O input to pad
-
2.9
-
3.4
ns
TIOOLP
O input to pad via transparent latch
-
3.4
-
4.0
ns
3-state Delays
TIOTHZ
T input to pad high-impedance (1)
-
2.0
-
2.3
ns
TIOTON
T input to valid data on pad
-
3.0
-
3.6
ns
TIOTLPHZ
T input to pad high impedance via transparent latch (1)
-
2.5
-
2.9
ns
TIOTLPON
T input to valid data on pad via transparent latch
-
3.5
-
4.2
ns
TGTS
GTS to pad high impedance(1)
-
5.0
-
5.9
ns
Sequential Delays
TIOCKP
Clock CLK to pad
-
2.9
-
3.4
ns
TIOCKHZ
Clock CLK to pad high impedance (synchronous)(1)
-
2.3
-
2.7
ns
TIOCKON
Clock CLK to valid data on pad (synchronous)
-
3.3
-
4.0
ns
Setup/Hold Times with Respect to Clock CLK (2)
TIOOCK / TIOCKO
O input
1.1 / 0
-
1.3 / 0
-
ns
TIOOCECK /
TIOCKOCE
OCE input
0.9 / 0.01
-
0.9 / 0.01
-
ns
TIOSRCKO /
TIOCKOSR
SR input (OFF)
1.2 / 0
-
1.3 / 0
-
ns
TIOTCK / TIOCKT
3-state setup times, T input
0.8 / 0
-
0.9 / 0
-
ns
TIOTCECK /
TIOCKTCE
3-state setup times, TCE input
1.0 / 0
-
1.0 / 0
-
ns
TIOSRCKT /
TIOCKTSR
3-state setup times, SR input (TFF)
1.1 / 0
-
1.2 / 0
-
ns
Set/Reset Delays
TIOSRP
SR input to pad (asynchronous)
-
3.7
-
4.4
ns
TIOSRHZ
SR input to pad high impedance (asynchronous)(1)
-
3.1
-
3.7
ns
TIOSRON
SR input to valid data on pad (asynchronous)
-
4.1
-
4.9
ns
TIOGSRQ
GSR to pad
-
9.9
-
11.7
ns
Notes:
1.
Three-state turn-off delays should not be adjusted.
2.
A zero hold time listing indicates no hold time or a negative hold time.
相關PDF資料 |
PDF描述 |
|---|---|
| RSM06DSUI | CONN EDGECARD 12POS DIP .156 SLD |
| ACM28DTAT | CONN EDGECARD 56POS R/A .156 SLD |
| ABC36DRXI-S734 | CONN EDGECARD 72POS DIP .100 SLD |
| RCB66DHAN-S621 | EDGECARD 132POS DIP R/A .050 SLD |
| RMM06DSUI | CONN EDGECARD 12POS DIP .156 SLD |
相關代理商/技術參數 |
參數描述 |
|---|---|
| XC2S200-6PQG208I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-II FPGA Family |
| XC2S200-6TQ144C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-II FPGA Family |
| XC2S200-6TQ144I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-II FPGA Family |
| XC2S200-6TQG144C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-II FPGA Family |
| XC2S200-6TQG144I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-II FPGA Family |
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