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參數資料
| 型號： | AD9824 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | Complete 14-Bit 30 MSPS CCD Signal Processor |
| 中文描述： | 完整的14位30 MSPS的CCD信號處理器 |
| 文件頁數： | 16/24頁 |
| 文件大小： | 438K |
| 代理商： | AD9824 |
REV. 0
AD9824
–16–
Table IV. Clamp Level Register Contents (Default Value x080)
MSB
D7
LSB
D0
D10
D9
D8
D6
D5
D4
D3
D2
D1
Clamp Level (LSB)
X
X
X
0
0
0
0
0
0
0
0
0
0
0
0
1
1
0
0
0
0
0
0
0
0
1
0
1
0
0
4
8
1016
1020
1
1
1
1
1
1
1
1
1
1
1
1
0
1
Table V. Control Register Contents (Default Value x000)
Data Out
DATACLK
D6
CLP/PBLK
D5
SHP/SHD
D4
PxGA
D3
2
Color Steering Modes
D2 D1 D0
D10 D9
D8 D7
X
0 Enable
1 Three-State
0
1
0
1
0 Rising Edge Trigger
1 Falling Edge Trigger 1 Active High 1 Active High
0 Active Low 0 Active Low
0 Disable 0
1 Enable
0
0
1
1
0
0
1
1
0 Steering Disabled
1 Mosaic Separate
0 Interlace
1 3-Color
0 4-Color
1 VD Selected
0 Mosaic Repeat
1 User Specified
0
0
0
1
1
1
1
NOTES
1
Must be set to zero.
2
When D3 = 0 (
PxGA
disabled), the
PxGA
gain is fixed to Code 63 (3.3dB).
Table VI.
PxGA
Gain Registers for Gain0, Gain1, Gain2, Gain3 (Default Value x000)
MSB
D5
LSB
D0
D10
D9
D8
D7
D6
D4
D3
D2
D1
Gain (dB)
*
X
X
X
X
X
0
1
1
1
1
1
+9.5
+3.5
+3.3
–2.5
0
1
0
1
0
1
0
1
0
1
0
1
1
0
0
0
0
0
*
Control Register Bit D3 must be set high (
PxGA
Enable) to use the
PxGA
Gain Registers.
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