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參數資料
型號: AD9824
廠商: Analog Devices, Inc.
英文描述: Complete 14-Bit 30 MSPS CCD Signal Processor
中文描述: 完整的14位30 MSPS的CCD信號處理器
文件頁數: 9/24頁
文件大小: 438K
代理商: AD9824
REV. 0
AD9824
–9–
CCD MODE AND AUX MODE TIMING
N
N+1
N+2
N+9
N+10
t
ID
t
ID
t
S1
t
S2
t
CP
t
INH
t
OD
t
H
N–10
N–9
N–8
N–1
N
NOTES
1. RECOMMENDED PLACEMENT FOR DATACLK RISING EDGE IS BETWEEN THE SHD RISING EDGE AND NEXT SHP FALLING EDGE.
2. CCD SIGNAL IS SAMPLED AT SHP AND SHD RISING EDGES.
SHP
SHD
DATACLK
OUTPUT
DATA
CCD
SIGNAL
Figure 5. CCD Mode Timing
CCD
SIGNAL
EFFECTIVE PIXELS
CLPOB
CLPDM
OPTICAL BLACK PIXELS
HORIZONTAL
BLANKING
DUMMY PIXELS
EFFECTIVE PIXELS
PBLK
NOTES
1. CLPOB AND CLPDM WILL OVERWRITE PBLK. PBLK WILL NOT AFFECT CLAMP OPERATION IF OVERLAPPING CLPDM AND/OR CLPOB.
2. PBLK SIGNAL IS OPTIONAL.
3. DIGITAL OUTPUT DATA WILL BE ALL ZEROS DURING PBLK. OUTPUT DATA LATENCY IS 9 DATACLK CYCLES.
OUTPUT
DATA
EFFECTIVE PIXEL DATA
OB PIXEL DATA
DUMMY BLACK
EFFECTIVE DATA
Figure 6. Typical CCD Mode Line Clamp Timing
DATACLK
OUTPUT
DATA
VIDEO
SIGNAL
N
N+1
N+2
N+8
N+9
N–10
N–9
N–8
N–1
N
t
ID
t
CP
t
OD
t
H
Figure 7. AUX Mode Timing
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PDF描述
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