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參數資料
| 型號： | ADSP-21160M |
| 廠商： | Analog Devices, Inc. |
| 元件分類： | 數字信號處理 |
| 英文描述： | DSP Microcomputer |
| 中文描述： | DSP微機 |
| 文件頁數： | 34/53頁 |
| 文件大小： | 696K |
| 代理商： | ADSP-21160M |
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ADSP-21160M
–
34
–
REV. 0
Link Ports
Calculation of link receiver data setup and hold relative to
link clock is required to determine the maximum allowable
skew that can be introduced in the transmission path
between LDATA and LCLK. Setup skew is the maximum
delay that can be introduced in LDATA relative to LCLK
(setup skew = t
LCLKTWH
Min
–
t
DLDCH
–
t
SLDCL
). Hold skew is the
maximum delay that can be introduced in LCLK relative to
LDATA (hold skew = t
LCLKTWL
Min
–
t
HLDCH
–
t
HLDCL
). Calcu-
lations made directly from speed specifications will result in
unrealistically small skew times because they include
multiple tester guardbands.
Note that there is a two-cycle effect latency between the link
port enable instruction and the DSP enabling the link port.
Maximum throughput varies across link port trans-
mit/receive pairs.
Table 18
shows maximum throughput for
all transmit/receive pairs based on setup skew of 0.5 ns
(setup skew=t
LCLKTWH
min
–
t
DLDCH
–
t
SLDCL
=0.5 ns). Hold skew
results indicate 80 MHz operation across all link ports. All
hold time skews are equal to 0.5 ns or greater for all link
port transmit/receive pairs at 80 MHz. Based upon these
values, all link port transmit/receive pairs can be operated
at maximum throughput for LxCLK:CCLK ratios of 2:1,
3:1, and 4:1 at 80 MHz CCLK. To operate all link port
transmit/receive pairs at LxCLK:CCLK ratio of 1:1, the
core clock frequency must be no greater than 62.5 MHz.
Maximum data throughput values are based upon the reset
value of the LAR Link Port Assignment Register (Link
Buffer 0 assigned to Link Port 0, Link Buffer 1 assigned to
Link Port 1, etc.). Throughputs are not guaranteed for LAR
settings other than the reset LAR value. For additional
details on LAR, refer to the
ADSP-21160 DSP Hardware
Reference
manual.
Table 18. Link Port
—
Maximum Data Throughput for
Transmit/Receive Pairs
Transmit
Link Port
0
Receive
Link Port
0
1
2
3
4
5
0
1
2
3
4
5
Maximum Operating
Frequency (MHz)
71.43
74.07
71.43
80
80
76.92
68.97
71.43
68.97
80
76.92
74.07
1
2
0
1
2
3
4
5
0
1
2
3
4
5
0
1
2
3
4
5
0
1
2
3
4
5
68.97
71.43
71.43
80
76.92
74.07
64.52
66.67
66.67
71.43
71.43
71.43
64.52
66.67
66.67
74.07
74.07
71.43
62.5
66.67
64.52
71.43
71.43
71.43
3
4
5
Table 18. Link Port
—
Maximum Data Throughput for
Transmit/Receive Pairs (Continued)
Transmit
Link Port
Receive
Link Port
Maximum Operating
Frequency (MHz)
相關PDF資料 |
PDF描述 |
|---|---|
| ADSP-21160MKB-80 | DSP Microcomputer |
| ADSP-21160NKB-95 | DSP Microcomputer |
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相關代理商/技術參數 |
參數描述 |
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| ADSP-21160MKBZ-80 | 功能描述:IC DSP CONTROLLER 32BIT 400 BGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數字式信號處理器） 系列:SHARC® 標準包裝:2 系列:StarCore 類型:SC140 內核 接口:DSI，以太網，RS-232 時鐘速率:400MHz 非易失內存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，FCBGA 供應商設備封裝:431-FCPBGA（20x20） 包裝:托盤 |
| ADSP-21160N | 制造商:AD 制造商全稱:Analog Devices 功能描述:DSP Microcomputer |
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| ADSP-21160NCB-TBD | 制造商:AD 制造商全稱:Analog Devices 功能描述:DSP Microcomputer |
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