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參數資料
| 型號： | ADSP-21363 |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | SHARC Processor |
| 中文描述： | SHARC處理器 |
| 文件頁數： | 33/44頁 |
| 文件大小： | 396K |
| 代理商： | ADSP-21363 |
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ADSP-21363
Preliminary Technical Data
Rev. PrA
|
Page 33 of 44
|
September 2004
SPI Interface—Master
The ADSP-21363 contains two SPI ports. The primary has dedi-
cated pins and the secondary is available through the DAI. The
timing provided in
Table 30
and
Table 31
applies to both.
Table 30. SPI Interface Protocol — Master Switching and Timing Specifications
Parameter
Timing Requirements
t
SSPIDM
t
HSPIDM
Min
Max
Unit
Data Input Valid to SPICLK edge (Data Input Set-up Time)
SPICLK Last Sampling Edge to Data Input Not Valid
8
2
ns
ns
Switching Characteristics
t
SPICLKM
t
SPICHM
t
SPICLM
t
DDSPIDM
t
HDSPIDM
t
SDSCIM
t
HDSM
t
SPITDM
Serial Clock Cycle
Serial Clock High Period
Serial Clock Low Period
SPICLK Edge to Data Out Valid (Data Out Delay Time)
SPICLK Edge to Data Out Not Valid (Data Out Hold Time)
FLAG3–0IN (SPI Device Select) Low to First SPICLK Edge
Last SPICLK edge to FLAG3–0IN high
Sequential Transfer Delay
8 × t
PCLK
4 × t
PCLK
4 × t
PCLK
– 2
ns
ns
ns
0
2
4 × t
PCLK
– 2
4 × t
PCLK
– 1
4 × t
PCLK
– 1
ns
ns
ns
ns
Figure 25. SPI Master Timing
LSB
VALID
MSB
VALID
t
SSPIDM
t
HSPIDM
t
HDSPIDM
LSB
MSB
t
HSSPIDM
t
DDSPIDM
MOSI
(OUTPUT)
MISO
(INPUT)
FLAG3-0
(OUTPUT)
SPICLK
(CP = 0)
(OUTPUT)
SPICLK
(CP = 1)
(OUTPUT)
t
SPICHM
t
SPICLM
t
SPICLM
t
SPICLKM
t
SPICHM
t
HDSM
t
SPITDM
t
HDSPIDM
LSB
VALID
LSB
MSB
MSB
VALID
t
HSPIDM
t
DDSPIDM
MOSI
(OUTPUT)
MISO
(INPUT)
t
SSPIDM
CPHASE=1
CPHASE=0
t
SDSCIM
t
SSPIDM
相關PDF資料 |
PDF描述 |
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