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參數資料
型號: ADSP-BF531
廠商: Analog Devices, Inc.
元件分類: 數字信號處理
英文描述: Blackfin Embedded Processor
中文描述: Blackfin嵌入式處理器
文件頁數: 38/56頁
文件大小: 671K
代理商: ADSP-BF531
Rev. 0
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March 2004
ADSP-BF531/ADSP-BF532/ADSP-BF533
JTAG Test And Emulation Port Timing
Table 31
and
Figure 24
describe JTAG port operations.
Table 31. JTAG Port Timing
Parameter
Timing Requirements
t
TCK
t
STAP
t
HTAP
t
SSYS
t
HSYS
t
TRSTW
Switching Characteristics
t
DTDO
t
DSYS
1
System Inputs=DATA15–0, ARDY, TMR2–0, PF15–0, PPI_CLK, RSCLK0–1, RFS0–1, DR0PRI, DR0SEC, TSCLK0–1, TFS0–1, DR1PRI, DR1SEC, MOSI, MISO, SCK, RX,
RESET, NMI, BMODE1–0, BR, PP3–0.
2
50 MHz maximum
3
System Outputs=DATA15–0, ADDR19–1, ABE1–0, AOE, ARE, AWE, AMS3–0, SRAS, SCAS, SWE, SCKE, CLKOUT, SA10, SMS, TMR2–0, PF15–0, RSCLK0–1, RFS0–1,
TSCLK0–1, TFS0–1, DT0PRI, DT0SEC, DT1PRI, DT1SEC, MOSI, MISO, SCK, TX, BG, BGH, PPI3–0.
Min
Max
Unit
TCK Period
TDI, TMS Setup Before TCK High
TDI, TMS Hold After TCK High
System Inputs Setup Before TCK High
1
System Inputs Hold After TCK High
1
TRST Pulse Width
2
(Measured in TCK cycles)
20
4
4
4
5
4
ns
ns
ns
ns
ns
TCK
TDO Delay from TCK Low
System Outputs Delay After TCK Low
3
10
12
ns
ns
0
Figure 24. JTAG Port Timing
TMS
TDI
TDO
SYSTEM
INPUTS
SYSTEM
OUTPUTS
TCK
t
TCK
t
HTAP
t
STAP
t
DTDO
t
SSYS
t
HSYS
t
DSYS
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PDF描述
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