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參數(shù)資料
| 型號(hào)： | MC68302CFC20 |
| 廠(chǎng)商： | MOTOROLA INC |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | Integrated Multiprotocol Processor User’s Manual |
| 中文描述： | RISC PROCESSOR, PQFP132 |
| 封裝： | PLASTIC, QFP-132 |
| 文件頁(yè)數(shù)： | 336/480頁(yè) |
| 文件大小： | 1815K |
| 代理商： | MC68302CFC20 |
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SCC Performance
A-2
MC68302 USER’S MANUAL
MOTOROLA
with a faster serial clock (subject to the clocking limits of the SCC mentioned previously) as
long as the bit rate over a 9-bit (17-bit period for HDLC or transparent) period averages out
to 1.67 Mbps.
NOTES:
1. SCC performance calculation example with a 16.67-MHz system clock:
One HDLC channel can operate with a ratio of 1:9. Thus,16.67-MHz/9 gives 1.8 Mbps, and a 20-MHz system clock
gives 2.22 Mbps.
2. "Difficult" buffer parameters were chosen as shown below. Use of less difficult parameters does not significantly
improve performance. The SCCs transmit and receive from/into multiple buffers per frame. Tx BD 1 address is ODD
and has 59 bytes; whereas, the Tx BD2 address is EVEN and has 60 bytes. In HDLC mode, Rx BD1 address is
EVEN, but is ODD in other modes. Rx BD1 is (frame length-1) bytes long and Rx BD2 is 1 byte long.
3. The external RAM access time is two wait states. As a general rule, the addition of a wait state only decreases
maximum performance by about 1%.
4. The last address or control character in the table was checked.
5. For the DDCMP, the frame length was 6 and 59 bytes for the two BDs.
6. When the performance of a high-speed channel together with a low-speed channel was measured, the high-speed
High-Speed Channels
Low-Speed Channels
Number
Frequency Ratio
Number
Frequency Ratio
Comments/Restrictions
1 HDLC
1:7
—
—
Buffers in Dual-Port RAM
1 HDLC
1:9
—
—
2 HDLC
1:22
—
—
3 HDLC
1:37
—
—
1 HDLC
1:9
1:9
1:10
1:10
1:9
1:10
1:9
1:10
1:9
1:9
1:10
UART
2 UART
2 UART
BISYNC
DDCMP
DDCMP
HDLC
HDLC
2 HDLC
2 HDLC
2 HDLC
1:20 (*16)
1:396 (*16)
1:10 (*16)
1:98
1:366
1:241
1:98
1:57
1:224
1:128,238
1:128
Half-Duplex Bisync
2 HDLC
1:22
1:23
1:24
1:24
1:25
1:23
1:24
1:23
1:24
UART
UART
UART
BISYNC
BISYNC
DDCMP
DDCMP
HDLC
HDLC
1:329 (*16)
1:305 (*16)
1:24 (*16)
1:496
1:177
1:1151
1:229
1:241
1:113
Half-Duplex Bisync
Half-Duplex Bisync
3 UART
1:2.5
—
—
UART Uses 16x Clock
3 BISYNC
1:60
—
—
Half-Duplex Bisync
3 DDCMP
1:75
—
—
1 Transp
1:10
—
—
2 Transp
1:23
—
—
3 Transp
1:35
—
—
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