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參數資料
| 型號： | ADSP-21161N |
| 廠商： | Analog Devices, Inc. |
| 元件分類： | 數字信號處理 |
| 英文描述： | DSP Microcomputer |
| 中文描述： | DSP微機 |
| 文件頁數： | 20/60頁 |
| 文件大?。?/td> | 1019K |
| 代理商： | ADSP-21161N |
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ADSP-21161N
TIMING SPECIFICATIONS
–20–
REV. A
The ADSP-21161N’s internal clock switches at higher frequen-
cies than the system input clock (CLKIN). To generate the
internal clock, the DSP uses an internal phase-locked loop
(PLL). This PLL-based clocking minimizes the skew between
the system clock (CLKIN) signal and the DSP’s internal clock
(the clock source for the external port logic and I/O pads).
The ADSP-21161N’s internal clock (a multiple of CLKIN)
provides the clock signal for timing internal memory, processor
core, link ports, serial ports, and external port (as required for
read/write strobes in asynchronous access mode). During reset,
program the ratio between the DSP’s internal clock frequency
and external (CLKIN) clock frequency with the CLK_CFG1–0
and
CLKDBL
pins. Even though the internal clock is the clock
source for the external port, it behaves as described in the Clock
Rate Ratio chart in
Table 3 on Page 17
. To determine switching
frequencies for the serial and link ports, divide down the internal
clock, using the programmable divider control of each port
(DIVx for the serial ports and LxCLKD for the link ports).
Note the following definitions of various clock periods that are a
function of CLKIN and the appropriate ratio control.
Figure 10
enables Core-to-CLKIN ratios of 2:1, 3:1, 4:1, 6:1,
and 8:1 with external oscillator or crystal. It also shows support
for CLKOUT-to-CLKIN ratios of 1:1 and 2:1.
Table 5. CLKOUT and CCLK Clock Generation Operation
Timing Requirements
Description
1
Calculation
CLKIN
CLKOUT
PLLICLK
CCLK
t
CK
t
CCLK
t
LCLK
t
SCLK
t
SDK
t
SPICLK
Input Clock
External Port System Clock
PLL Input Clock
Core Clock
CLKIN Clock Period
(Processor) Core Clock Period
Link Port Clock Period
Serial Port Clock Period
SDRAM Clock Period
SPI Clock Period
1/t
CK
1/t
CKOP
1/t
PLLIN
1/t
CCLK
1/CLKIN
1/CCLK
(t
CCLK
)
×
LR
(t
CCLK
)
×
SR
(t
CCLK
)
×
SDCKR
(t
CCLK
)
×
SPIR
1
where:
LR = link port-to-core clock ratio (1, 2, 3, or 1:4, determined by LxCLKD)
SR = serial port-to-core clock ratio (wide range, determined by CLKDIV)
SDCKR = SDRAM-to-Core Clock Ratio (1:1 or 1:2, determined by SDCTL register)
SPIR = SPI-to-Core Clock Ratio (wide range, determined by SPICTL register)
LCLK = Link Port Clock
SCLK = Serial Port Clock
SDK = SDRAM Clock
SPICLK = SPI Clock
Figure 10. Core Clock and System Clock Relationship to CLKIN
CLOCK DOUBLER
1,
2
RATIOS
2,
3,
4
PLL
ASYNCHRONOUS EP
HOST
SRAM
SYNCHRONOUS EP
MULTIPROCESSING
SBSRAM
HARDWARE
INTERRUPT
I/O FLAG
TIMER
P
(
CLKDBL
CLKOUT
CLK_CFG1–0
CLKIN
(CRYSTAL OSCILLATOR
4.2–50MHz)
XTAL
(QUARTZ CRYSTAL
25MHz MAX)
CORE
I/O PROCESSOR
SPI
1/8 MAX
SERIAL PORTS
1/2 MAX
SDRAM
1,
1/2
LINK PORTS
1/2,
1,
1/3,
1/4
C
(
相關PDF資料 |
PDF描述 |
|---|---|
| ADSP-21161NCCA-100 | DSP Microcomputer |
| ADSP-21161NKCA-100 | DSP Microcomputer |
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相關代理商/技術參數 |
參數描述 |
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| ADSP-21161NCCAZ100 | 功能描述:IC DSP CONTROLLER 32BIT 225MBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數字式信號處理器） 系列:SHARC® 標準包裝:2 系列:StarCore 類型:SC140 內核 接口:DSI，以太網，RS-232 時鐘速率:400MHz 非易失內存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，FCBGA 供應商設備封裝:431-FCPBGA（20x20） 包裝:托盤 |
| ADSP-21161NKCA-100 | 功能描述:IC DSP CONTROLLER 32BIT 225MBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - DSP（數字式信號處理器） 系列:SHARC® 標準包裝:2 系列:StarCore 類型:SC140 內核 接口:DSI，以太網，RS-232 時鐘速率:400MHz 非易失內存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，FCBGA 供應商設備封裝:431-FCPBGA（20x20） 包裝:托盤 |
| ADSP-21161NKCA-100Z | 制造商:Analog Devices 功能描述: |
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