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參數資料
| 型號： | ADSP-21161N |
| 廠商： | Analog Devices, Inc. |
| 元件分類： | 數字信號處理 |
| 英文描述： | DSP Microcomputer |
| 中文描述： | DSP微機 |
| 文件頁數： | 47/60頁 |
| 文件大小： | 1019K |
| 代理商： | ADSP-21161N |
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–47–
REV. A
ADSP-21161N
SPI Interface Specifications
Table 35. SPI Interface Protocol
–
Master Switching and Timing
Parameter
Timing Requirements
t
SSPIDM
Min
Max
Unit
Data Input Valid to SPICLK Edge (Data Input Set-up
Time)
SPICLK Last Sampling Edge to Data Input Not Valid
Sequential Transfer Delay
0.5t
CCLK
+10
ns
t
HSPIDM
t
SPITDM
0.5t
CCLK
+1
2t
CCLK
ns
ns
Switching Characteristics
t
SPICLKM
t
SPICHM
t
SPICLM
t
DDSPIDM
t
HDSPIDM
t
SDSCIM_0
Serial Clock Cycle
Serial Clock High Period
Serial Clock Low Period
SPICLK Edge to Data Out Valid (Data Out Delay Time)
SPICLK Edge to Data Out Not Valid (Data Out Hold Time)
FLAG3–0 (SPI Device Select) Low to First SPICLK Edge
for CPHASE = 0
FLAG3–0 (SPI Device Select) Low to First SPICLK Edge
for CPHASE = 1
Last SPICLK Edge to FLAG3–0 High
8 t
CCLK
4t
CCLK
–4
4t
CCLK
–4
ns
ns
ns
ns
ns
ns
3
0
5t
CCLK
t
SDSCIM_1
3t
CCLK
ns
t
HDSM
t
CCLK
–3
ns
Table 36. SPI Interface Protocol
–
Slave Switching and Timing
Parameter
Timing Requirements
t
SPICLKS
t
SPICHS
t
SPICLS
t
SDSCO
Min
Max
Unit
Serial Clock Cycle
Serial Clock High Period
Serial Clock Low Period
SPIDS
Assertion to First SPICLK Edge
CPHASE = 0
CPHASE = 1
Last SPICLK Edge to
SPIDS
Not Asserted
CPHASE = 0
Data Input Valid to SPICLK Edge (Data Input Set-up Time) 0
SPICLK Last Sampling Edge to Data Input Not Valid
SPIDS
Deassertion Pulsewidth (CPHASE = 0)
8t
CCLK
4t
CCLK
–4
4t
CCLK
–4
ns
ns
ns
3.5t
CCLK
+8
1.5t
CCLK
+8
ns
ns
t
HDS
0
ns
ns
ns
ns
t
SSPIDS
t
HSPIDS
t
SDPPW
t
CCLK
+1
t
CCLK
Switching Characteristics
t
DSOE
t
DSDHI
t
DDSPIDS
t
HDSPIDS
1
t
HDLSBS
1
SPIDS
Assertion to Data Out Active
SPIDS
Deassertion to Data High Impedance
SPICLK Edge to Data Out Valid (Data Out Delay Time)
SPICLK Edge to Data Out Not Valid (Data Out Hold Time) 0.25t
CCLK
+3
SPICLK Edge to Last Bit Out Not Valid
(Data Out Hold Time) for LSB
SPIDS
Assertion to Data Out Valid (CPHASE = 0)
2
1.5
0.5t
CCLK
+5.5
0.5t
CCLK
+5.5
0.75t
CCLK
+3
ns
ns
ns
ns
ns
0.5t
SPICLK
+4.5t
CCLK
t
DSOV
2
1.5t
CCLK
+7
ns
1
When CPHASE = 0 and baud rate is greater than 1, t
HDLSBS
affects the length of the last bit transmitted.
2
Applies to the first deassertion of
SPIDS
only.
相關PDF資料 |
PDF描述 |
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