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參數資料
| 型號： | ADSP-21161N |
| 廠商： | Analog Devices, Inc. |
| 元件分類： | 數字信號處理 |
| 英文描述： | DSP Microcomputer |
| 中文描述： | DSP微機 |
| 文件頁數： | 35/60頁 |
| 文件大小： | 1019K |
| 代理商： | ADSP-21161N |
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–35–
REV. A
ADSP-21161N
Three-State Timing – Bus Master, Bus Slave
These specifications show how the memory interface is disabled
(stops driving) or enabled (resumes driving) relative to CLKIN
and the
SBTS
pin. This timing is applicable to bus master tran-
sition cycles (BTC) and host transition cycles (HTC) as well as
the
SBTS
pin.
During reset, the DSP will not respond to
SBTS
,
HBR
, and
MMS accesses. Although the DSP will recognize
HBR
asserted
before reset, a
HBG
will not be returned by the DSP until after
reset is deasserted and the DSP completes bus synchronization.
Table 23. Three-State Timing – Bus Master, Bus Slave
Parameter
Timing Requirements
t
STSCK
t
HTSCK
Min
Max
Unit
SBTS
Setup Before CLKIN
SBTS
Hold After CLKIN
6
2
ns
ns
Switching Characteristics
t
MIENA
t
MIENS
t
MIENHG
t
MITRA
t
MITRS
t
MITRHG
t
DATEN
t
DATTR
t
ACKEN
t
ACKTR
t
CDCEN
t
CDCTR
t
ATRHBG
t
STRHBG
t
BTRHBG
t
MENHBG
Address/Select Enable After CLKIN High
Strobes Enable After CLKIN High
1
HBG
Enable After CLKIN
Address/Select Disable After CLKIN High
Strobes Disable After CLKIN High
HBG
Disable After CLKIN
2
Data Enable After CLKIN
3
Data Disable After CLKIN
3
ACK Enable After CLKIN High
ACK Disable After CLKIN High
CLKOUT Enable After CLKIN
2
CLKOUT Disable After CLKIN
Address/Select Disable Before
HBG
Low
4
RD
/
WR
/
DMAGx
Disable Before
HBG
Low
4
BMS
Disable Before
HBG
Low
4
Memory Interface Enable After
HBG
High
4
1.5
1.5
1.5
–0.5t
CKOP
–
20
t
CKOP
–
0.25
t
CCLK
17
0.5t
CKOP
+N
×
t
CCLK
–
20
1.5
1.5
1.5
0.2
0.5t
CKOP
+N
×
t
CCLK
t
CKOP
5
1.5t
CKOP
–6
t
CKOP
+
0.25
t
CCLK
4
0.5t
CKOP
–4
t
CKOP
–5
9
+9
9
–0.5t
CKOP
–
15
t
CKOP
–
0.25
t
CCLK
12.5
0.5t
CKOP
+N
×
t
CCLK
–
15
10
6
9
5
0.5t
CKOP
+N
×
t
CCLK
+5
t
CKOP
1.5t
CKOP
+2
t
CKOP
+
0.25
t
CCLK
+3
0.5t
CKOP
+2
t
CKOP
+5
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
1
Strobes =
RD
,
WR
,
DMAGx
.
2
Where N = 0.5, 1.0, 1.5 for 1:2, 1:3, and 1:4, respectively.
3
In addition to bus master transition cycles, these specs also apply to bus master and bus slave synchronous read/write.
4
Memory Interface = Address,
RD
,
WR
,
MSx
,
DMAGx
, and
BMS
(in EPROM boot mode).
BMS
is only an output in EPROM boot mode.
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
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| ADSP-21161NKCA-100Z | 制造商:Analog Devices 功能描述: |
| ADSP-21161NKCAZ100 | 功能描述:IC DSP CONTROLLER 32BIT 225MBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數字式信號處理器） 系列:SHARC® 標準包裝:2 系列:StarCore 類型:SC140 內核 接口:DSI，以太網，RS-232 時鐘速率:400MHz 非易失內存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，FCBGA 供應商設備封裝:431-FCPBGA（20x20） 包裝:托盤 |
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