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參數資料
| 型號： | EP2AGX125EF29C5N |
| 廠商： | Altera |
| 文件頁數： | 52/90頁 |
| 文件大小： | 0K |
| 描述： | IC ARRIA II GX FPGA 125K 780FBGA |
| 產品培訓模塊： | Arria II GX FPGA Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 4 |
| 系列： | Arria II GX |
| LAB/CLB數： | 4964 |
| 邏輯元件/單元數： | 118143 |
| RAM 位總計： | 8315904 |
| 輸入/輸出數： | 372 |
| 電源電壓： | 0.87 V ~ 0.93 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 780-BBGA |
| 供應商設備封裝： | 780-FBGA（29x29） |
| 其它名稱： | 544-2645 |
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1–48
Chapter 1: Device Datasheet for Arria II Devices
Switching Characteristics
December 2013
Altera Corporation
Peak-to-peak jitter
Jitter frequency = 22.1 KHz
> 8.5
UI
Peak-to-peak jitter
Jitter frequency =
1.875 MHz
> 0.1
UI
Peak-to-peak jitter
Jitter frequency = 20 MHz
> 0.1
UI
PCIe Transmit Jitter Generation (8)
Total jitter at 2.5 Gbps (Gen1)—
x1, x4, and x8
Compliance pattern
—
0.25
—
0.25
UI
Total jitter at 5 Gbps (Gen2)—
x1, x4, and x8
Compliance pattern
—
0.25
—
UI
PCIe Receiver Jitter Tolerance (8)
Total jitter at 2.5 Gbps (Gen1)
Compliance pattern
> 0.6
UI
Total jitter at 5 Gbps (Gen2)
Compliance pattern
Not supported
UI
PCIe (Gen 1) Electrical Idle Detect Threshold
VRX-IDLE-DETDIFFp-p (9)
Compliance pattern
65
—
175
65
—
175
UI
SRIO Transmit Jitter Generation (10)
Deterministic jitter
(peak-to-peak)
Data rate = 1.25, 2.5, 3.125 Gbps
Pattern = CJPAT
—
0.17
—
0.17
UI
Total jitter (peak-to-peak)
Data rate = 1.25, 2.5, 3.125 Gbps
Pattern = CJPAT
—
0.35
—
0.35
UI
SRIO Receiver Jitter Tolerance (10)
Deterministic jitter tolerance
(peak-to-peak)
Data rate = 1.25, 2.5, 3.125 Gbps
Pattern = CJPAT
> 0.37
UI
Combined deterministic and
random jitter tolerance (peak-to-
peak)
Data rate = 1.25, 2.5, 3.125 Gbps
Pattern = CJPAT
> 0.55
UI
Sinusoidal jitter tolerance (peak-
to-peak)
Jitter frequency = 22.1 KHz
Data rate = 1.25, 2.5, 3.125 Gbps
Pattern = CJPAT
> 8.5
UI
Jitter frequency = 1.875 MHz
Data rate = 1.25, 2.5, 3.125 Gbps
Pattern = CJPAT
> 0.1
UI
Jitter frequency = 20 MHz
Data rate = 1.25, 2.5, 3.125 Gbps
Pattern = CJPAT
> 0.1
UI
GIGE Transmit Jitter Generation (11)
Deterministic jitter
(peak-to-peak)
Pattern = CRPAT
—
0.14
—
0.14
UI
Total jitter (peak-to-peak)
Pattern = CRPAT
—
0.279
—
0.279
UI
Table 1–41. Transceiver Block Jitter Specifications for Arria II GZ Devices (Note 1), (2) (Part 3 of 7)
Symbol/
Description
Conditions
–C3 and –I3
–C4 and –I4
Unit
Min
Typ
Max
Min
Typ
Max
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PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
|---|---|
| EP2AGX125EF29C5NES | 制造商:Altera Corporation 功能描述:FPGA Arria |
| EP2AGX125EF29C6 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Arria II GX 4964 LABs 372 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2AGX125EF29C6ES | 制造商:Altera Corporation 功能描述:FPGA Arria |
| EP2AGX125EF29C6N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Arria II GX 4964 LABs 372 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2AGX125EF29C6NES | 制造商:Altera Corporation 功能描述:FPGA Arria |
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