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參數資料
| 型號： | TSC2117IRGZT |
| 廠商： | TEXAS INSTRUMENTS INC |
| 元件分類： | 消費家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, QCC48 |
| 封裝： | 7 X 7 MM, GREEN, PLASTIC, VQFN-48 |
| 文件頁數： | 184/192頁 |
| 文件大小： | 2728K |
| 代理商： | TSC2117IRGZT |
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5.8.1
PLL
P
D
.
J
R
CLKIN
_
PLL
CLK
_
PLL
=
(5-15)
MHz
20
P
CLKIN
_
PLL
kHz
512
(5-16)
TSC2117
Low-Power Audio Codec With Embedded miniDSP, Stereo Class-D
Speaker Amplifier, and Smart Four-Wire Touch-Screen Controller
www.ti.com
SLAS550A – APRIL 2009 – REVISED JUNE 2009
Table 5-42. Maximum TSC2117 Clock Frequencies
Clock
DVDD
≥ 1.65 V
CODEC_CLKIN
≤ 110 MHz
ADC_CLK (ADC DSP clock)
≤ 49.152 MHz
ADC_miniDSP_CLK
≤ 24.576 MHz
ADC_MOD_CLK
6.758 MHz
ADC_fS
0.192 MHz
DAC_CLK (DAC DSP clock)
≤ 49.152 MHz
DAC_miniDSP_CLK
≤ 49.152MHz with DRC disabled
≤ 48 MHz with DRC enabled
DAC_MOD_CLK
6.758 MHz
DAC_fS
0.192 MHz
BDIV_CLKIN
55 MHz
CDIV_CLKIN
100 MHz when M is odd
110 MHz when M is even
For lower power consumption it's best to derive the internal audio processing clocks using the simple
dividers. When the input MCLK or other source clock is not an integer multiple of the audio processing
clocks then it's necessary to use the on-board PLL. The TSC2117 fractional PLL can be used to generate
an internal "master clock" used to produce the processing clocks needed by the ADC, DAC, and miniDSP.
The programmability of this PLL allows operation from a wide variety of clocks that may be available in the
system.
The PLL input supports clocks varying from 512kHz to 20MHz and is register programmable to enable
generation of required sampling rates with fine resolution. The PLL can be turned on by writing to page
0/register 5, bit D7. When the PLL is enabled, the PLL output clock PLL_CLK is given by the following
equation:
where
R = 1, 2, 3, ..., 16 (page 0/register 5, default value = 1)
J = 1, 2,3,
… , 63, (page 0/register 6, default value = 4)
D = 0, 1, 2,
…, 9999 (page 0/register 7 and 8, default value = 0)
P = 1, 2, 3,
…, 8 (page 0/register 5, default value = 1)
The PLL can be turned on via page 0/register 5, bit D7. The variable P can be programmed via page
0/register 5, bit D6-D4. The variable R can be programmed via page 0/register 5, bit D3-D0. The variable
J can be programmed via page 0/register 6, bit D5-D0. The variable D is 14-bits and is programmed into
two registers. The MSB portion can be programmed via page 0/register 7, bit D5-D0, and the LSB portion
is programmed via page 0/register 8, bit D7-D0. For proper update of the D-divider value, page 0/register
7 must be programmed first followed immediately by page 0/register 8. Unless the write to page 0/register
8 is completed, the new value of D will not take effect.
When the PLL is enabled the following conditions must be satisfied
When the PLL is enabled and D = 0, the following conditions must be satisfied for PLL_CLKIN:
80 MHz
≤ (PLL_CLKIN × J.D × R/P) ≤ 110 MHz
4
≤ R × J ≤ 259
APPLICATION INFORMATION
91
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