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參數資料
| 型號： | AD9929BBCZ |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 消費家電 |
| 英文描述： | CCD Signal Processor with Precision Timing Generator |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA64 |
| 封裝： | 9 X 9 MM, LEAD FREE, PLASTIC, MO-205-AB, CSBGA-64 |
| 文件頁數： | 13/64頁 |
| 文件大小： | 558K |
| 代理商： | AD9929BBCZ |
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AD9929
Rev. A | Page 13 of 64
Address
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Register Name
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XV3SPAT_TOG1
Unused
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Unused
XV4SPAT_TOG1
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XV4SPAT_TOG2
Unused
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Unused
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Unused
XV3SPAT_TOG1
Unused
XV3SPAT_TOG2
Unused
XV4SPAT_TOG1
Unused
XV4SPAT_TOG2
Unused
Register Description
XV3SPAT Toggle Position #1 (Mode_A active)
XV3SPAT Toggle Position #2 (Mode_A active)
XV4SPAT Toggle Position #1 (Mode_A active)
XV4SPAT Toggle Position #2 (Mode_A Active)
XV1SPAT Toggle Position #1 (Mode_A Active)
XV1SPAT Toggle Position #2 (Mode_B Active)
XV2SPAT Toggle Position #1 (Mode_B Active)
XV2SPAT Toggle Position #2 (Mode_B Active)
XV3SPAT Toggle Position #1 (Mode_B Active)
XV3SPAT Toggle Position #2 (Mode_B Active)
XV4SPAT Toggle Position #1 (Mode_B Active)
XV4SPAT Toggle Position #2 (Mode_B Active)
DCLK2 Selector (0 = Select Internal FD Signal To Be Output on
FD/DCLK2 Pin 16, 1 = Select CLI To Be Output on FD/DCLK2 Pin 16)
DCLK1 Selector (0 = Select DLL Version for DCLK1 Output, 1 = Select
CLI for DCLK1 Output)
Input Clock Divider (0 = No Division, 1 = 1/2, 2 = 1/3, 3 = 1/4)
Operating Mode ( 0 = Master Mode, 1 = Slave Mode)
3
1
1
DCLK2SEL
2
1
0
DCLK1SEL
0xD6
(1:0)
(23:1)
0
2
23
1
0
0x000000
1
CLKDIV
Unused
SLAVE_MODE
1
This register defaults to VD synchronous mode type at power-up. VD sync type registers do not get updated until the first falling edge of VD is asserted after the
register has been programmed. VD sync type registers can be programmed to be asynchronous registers by setting VDMODE = 1 (Address 0x01).
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PDF描述 |
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