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參數資料
| 型號： | ISP1183BS |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 總線控制器 |
| 英文描述： | Low-power Universal Serial Bus interface device with DMA |
| 中文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PQCC32 |
| 封裝： | 5 X 5 MM, 0.85 MM HEIGHT, PLASTIC, MO-220, SOT-617-1, HVQFN-32 |
| 文件頁數： | 33/62頁 |
| 文件大小： | 295K |
| 代理商： | ISP1183BS |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁當前第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁
Philips Semiconductors
ISP1183
Low-power USB interface device with DMA
Product data
Rev. 01 — 24 February 2004
33 of 62
9397 750 11804
Koninklijke Philips Electronics N.V. 2004. All rights reserved.
Remark:
There is no protection against writing or reading past a buffer’s boundary,
against writing into an OUT buffer, or reading from an IN buffer. Any of these actions
could cause an incorrect operation. Data residing in an OUT buffer is meaningful only
after a successful transaction. Exception: during DMA access of a double-buffered
endpoint, the buffer pointer automatically points to the secondary buffer after
reaching the end of the primary buffer.
13.2.2
Endpoint Status register (R: 50H–5FH)
This command reads the status of an endpoint FIFO. The command accesses the
Endpoint Status register, the bit allocation of which is shown in
Table 26
. Reading the
Endpoint Status register will clear the interrupt bit set for the corresponding endpoint
in the Interrupt register (see
Table 46
).
All bits of the Endpoint Status register are read-only. Bit EPSTAL is controlled by the
Stall or Unstall commands and by the reception of a SETUP token
(see
Section 13.2.3
).
Code (hex): 50 to 5F —
read (control OUT, control IN, endpoints 1 to 14)
Transaction —
read 1 byte
Table 24:
Byte # (8-bit bus)
0
1
2
3
:
(N + 1)
Endpoint FIFO organization
Description
packet length (lower byte)
packet length (upper byte)
data byte 1
data byte 2
:
data byte N
Table 25:
A0
HIGH
LOW
LOW
LOW
LOW
LOW
LOW
:
Example of endpoint FIFO access
Phase
Bus lines
command
D[7:0]
data
D[7:0]
data
D[7:0]
data
D[7:0]
data
D[7:0]
data
D[7:0]
data
D[7:0]
:
:
Byte #
-
0
1
2
3
4
5
:
Description
command code (00H to 1FH)
packet length (lower byte)
packet length (upper byte)
data byte 1
data byte 2
data byte 3
data byte 4
:
Table 26:
Bit
Symbol
Endpoint Status register: bit allocation
7
EPSTAL
EPFULL1
6
5
4
3
2
1
0
EPFULL0
DATA_PID
OVER
WRITE
0
R
SETUPT
CPUBUF
reserved
Reset
Access
0
R
0
R
0
R
0
R
0
R
0
R
0
R
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PDF描述 |
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