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參數(shù)資料
| 型號(hào)： | MC68HC05L16 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 80-Pin Microcontroller Unit (MCU) With Highly Sophisticated On-Chip Peripheral Functions(80腳、8位帶高級(jí)外圍電路功能的微控制器單元) |
| 中文描述： | 80管腳微控制器與高（MCU）的一套成熟的片上外設(shè)功能（80腳，8位帶高級(jí)外圍電路功能的微控制器單元） |
| 文件頁(yè)數(shù)： | 135/200頁(yè) |
| 文件大小： | 1937K |
| 代理商： | MC68HC05L16 |
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Timer System
Timer 2
MC68HC(7)05L16
—
Rev. 3.0
General Release Specification
MOTOROLA
Timer System
135
L
G
R
9.4.7 Event Output (EVO)
The EVO pin is the clock output pin of timer 2. The compare output from
the timer 2 (CMP2) is divided in this block for 50% duty output signal.
This 1/2 divider is initialized to the level of the OL2 bit when the timer
counter 2 is written to by the CPU (initialized). When the OE2 bit in the
timer control register 2 (TCR2) is set, the EVO output is activated, and,
when OE2 is cleared, EVO is deactivated. These controls must be done
synchronously to the EVO output signal to avoid an incomplete pulse on
the pin. The OL2 bit in the TCR2 decides which edge of EVO should be
synchronized.
When the DDRC5 bit is set or the synchronized output enable is high
(clock on), the output buffer at the EVO/PC5 pin is enabled. If the
DDRC5 bit is set to 1, the pin state during the idling condition (clock off)
depends on the PC5 output data latch. If the DDRC5 bit is cleared, the
pin becomes high impedance during clock off.
Figure 9-15. EVO Block Diagram
1/2
D
C
Q
SEL
PC5
EVO
OE2
OL2
CMP2
CNTR2
WRITE
PC5 (OUT)
PC5 (IN)
DDRC5
1
0
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