
L
G
R
List of Figures
General Release Specification
MC68HC(7)05L16
—
Rev. 3.0
14
List of Figures
MOTOROLA
Figure
Title
Page
5-1
Clock State and STOP Recovery/Power-On
Reset Delay Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . .71
Stop/Wait Flowcharts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .72
5-2
6-1
6-2
6-3
6-4
6-5
6-6
6-7
6-8
6-9
6-10
Port I/O Circuitry for One Bit. . . . . . . . . . . . . . . . . . . . . . . . .74
Port A Data Register (PORTA). . . . . . . . . . . . . . . . . . . . . . .76
Port A Data Direction Register (DDRA) . . . . . . . . . . . . . . . .77
Port B Data Register (PORTB). . . . . . . . . . . . . . . . . . . . . . .78
Port C Data Register (PORTC) . . . . . . . . . . . . . . . . . . . . . .81
Port C Data Direction Register (DDRC) . . . . . . . . . . . . . . . .82
Port D Data Register (PORTD) . . . . . . . . . . . . . . . . . . . . . .84
Port D MUX Register (PDMUX) . . . . . . . . . . . . . . . . . . . . . .85
Port E Data Register (PORTE). . . . . . . . . . . . . . . . . . . . . . .87
Port E MUX Register (PEMUX) . . . . . . . . . . . . . . . . . . . . . .88
7-1
7-2
7-3
7-4
7-5
7-6
7-7
Clock Signal Distribution . . . . . . . . . . . . . . . . . . . . . . . . . . .90
OSC1, OSC2, XOSC1, and XOSC2 Mask Options . . . . . . .92
Unused XOSC1 Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .93
Timebase Clock Divider . . . . . . . . . . . . . . . . . . . . . . . . . . . .96
Timebase Control Register 1 (TBCR1) . . . . . . . . . . . . . . . .98
Timebase Control Register 2 (TBCR2) . . . . . . . . . . . . . . . .99
Miscellaneous Register (MISC) . . . . . . . . . . . . . . . . . . . . .101
8-1
8-2
8-3
8-4
8-5
8-6
SSPI Master-Slave Interconnection . . . . . . . . . . . . . . . . . .105
SSPI Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .106
SSPI Clock-Data Timing Diagram . . . . . . . . . . . . . . . . . . .108
Serial Peripheral Control Register (SPCR) . . . . . . . . . . . .110
Serial Peripheral Status Register (SPSR) . . . . . . . . . . . . .112
Serial Peripheral Data Register (SPDR) . . . . . . . . . . . . . .113
9-1
9-2
9-3
9-4
9-5
9-6
Timer System Block Diagram. . . . . . . . . . . . . . . . . . . . . . .116
Timer 1 Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . .117
Timer Control Register (TCR) . . . . . . . . . . . . . . . . . . . . . .121
Timer Status Register (TSR) . . . . . . . . . . . . . . . . . . . . . . .122
Timer 2 Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . .124
Timer 2 Timing Diagram for f(PH2) > f(TIMCLK) . . . . . . . .126