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參數資料
| 型號： | MC68HC05L16 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 80-Pin Microcontroller Unit (MCU) With Highly Sophisticated On-Chip Peripheral Functions(80腳、8位帶高級外圍電路功能的微控制器單元) |
| 中文描述： | 80管腳微控制器與高（MCU）的一套成熟的片上外設功能（80腳，8位帶高級外圍電路功能的微控制器單元） |
| 文件頁數： | 58/200頁 |
| 文件大小： | 1937K |
| 代理商： | MC68HC05L16 |
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L
G
R
Resets and Interrupts
General Release Specification
MC68HC(7)05L16
—
Rev. 3.0
58
Resets and Interrupts
MOTOROLA
Upon reset, the I bit in the condition code register is set and interrupts
are disabled (masked). When an interrupt occurs, the I bit is set
automatically by hardware after stacking the condition code register
(CCR). All interrupts in the MC68HC05L16 follow a fixed hardware
priority circuit to resolve simultaneous requests.
Each interrupt has a software programmable interrupt mask bit which
may be used to selectively inhibit automatic hardware response. In
addition, the I bit in the CCR acts as a class inhibit mask to inhibit all
sources in the I-bit class. RESET and software interrupt (SWI) are not
masked by the I bit in the CCR.
SWI is an instruction rather than a prioritized asynchronous interrupt
source. In a sense, it is lower in priority than any source because once
any interrupt sequence has begun, SWI cannot override it. In another
sense, it is higher in priority than any hardware sources, except reset,
because once the SWI opcode is fetched, no other sources can be
honored until after the first instruction in the SWI service routine has
been executed. SWI causes the I mask bit in the CCR to be set.
Table 4-1. Interrupt Vector Assignments
Vector
Address
Interrupt Source
Masked
by
Local
Mask
Priority
(1 = Highest)
FFF0–FFF1
Timebase
I Bit
TBIE
7
FFF2–FFF3
SSPI
I Bit
SPIE
6
FFF4–FFF5
Timer 2
TI2I
OC2I
I Bit
I Bit
TI2IE
OC2IE
5
5
FFF6–FFF7
Timer 1
ICI
OC1I
TOI
I Bit
I Bit
I Bit
ICIE
OC1IE
TOIE
4
4
4
FFF8–FFF9
KWI
I Bit
KWIE
3
FFFA–FFFB
IRQ
IRQ1
IRQ2
I Bit
I Bit
IRQ1E
IRQ2E
2
2
FFFC–FFFD
SWI
None
None
Same Level as
an Instruction
FFFE–FFFF
Reset
COP
RESET Pin
Power-On
None
None
None
COPE
None
None
1
1
1
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