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參數(shù)資料
| 型號(hào)： | MC68HC05L16 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 80-Pin Microcontroller Unit (MCU) With Highly Sophisticated On-Chip Peripheral Functions(80腳、8位帶高級(jí)外圍電路功能的微控制器單元) |
| 中文描述： | 80管腳微控制器與高（MCU）的一套成熟的片上外設(shè)功能（80腳，8位帶高級(jí)外圍電路功能的微控制器單元） |
| 文件頁數(shù)： | 97/200頁 |
| 文件大小： | 1937K |
| 代理商： | MC68HC05L16 |
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Oscillators/Clock Distributions
Timebase
MC68HC(7)05L16
—
Rev. 3.0
General Release Specification
MOTOROLA
Oscillators/Clock Distributions
97
L
G
R
7.6.4 COP
The computer operating properly (COP) watchdog timer is controlled by
the COPE and COPC bits in the TBCR2 register.
The COP uses the same clock as TBI that is selected by the TBR1 and
TBR0 bits. The TBI is divided by four and overflow of this divider
generates COP timeout reset if the COP enable (COPE) bit is set. The
COP timeout reset has the same vector address as POR and external
RESET. To prevent the COP timeout, the COP divider is cleared by
writing a logic1 to the COP clear (COPC) bit.
When the timebase divider is driven by the OSC clock, clock for the
divider is suspended during stop mode or when FOSCE is a logic 0. This
may cause COP period stretching or no COP timeout reset when
processing errors occur. To avoid these problems, it is recommended
that the XOSC clock be used for the COP functions.
When the timebase (COP) divider is driven by the XOSC clock, the
divider does not stop counting and the COPC bit must be triggered to
prevent the COP timeout.
Table 7-3. Timebase Interrupt Frequency
TBCR2
TBR1 TBR0
0
0
1
1
Divide Ratio
Frequency (Hz)
OSC = 4.0 M OSC = 4.1943 M XOSC = 32.768 k
244
256
7.63
8.00
3.81
4.00
1.91
2.00
0
1
0
1
TBCLK
÷
128
TBCLK
÷
4096
TBCLK
÷
8192
TBCLK
÷
16,384
256
8.00
4.00
2.00
Table 7-4. COP Timeout Period
TBCR2
COP Period (ms)
OSC = 4.1943 MHz
Min
11.7
375
750
1500
TBR1
TBR0
OSC = 4.0 MHz
Min
12.3
393
786
1573
XOSC = 32.768 kHz
Min
11.7
375
750
1500
Max
16.4
524
1048
2097
Max
15.6
500
1000
2000
Max
15.6
500
1000
2000
0
0
1
1
0
1
0
1
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