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參數(shù)資料
| 型號： | ADSP-21266SKSTZ-2D |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | SHARC Embedded Processor |
| 中文描述： | 16-BIT, 66.67 MHz, OTHER DSP, PQFP144 |
| 封裝： | ROHS COMPLIANT, MS-026BFB, LQFP-144 |
| 文件頁數(shù)： | 26/44頁 |
| 文件大小： | 426K |
| 代理商： | ADSP-21266SKSTZ-2D |
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Rev. B
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|
May 2005
ADSP-21266
Table 21. 16-Bit Memory Read Cycle
Parameter
Timing Requirements
t
DRS
t
DRH
Min
Max
Unit
Address/Data 15–0 Setup Before RD high
Address/Data 15–0 Hold After RD high
3.3
0
ns
ns
Switching Characteristics
t
ALEW
t
ALERW
t
ADAS
t
ADAH
t
ALEHZ
t
RW
D = (data cycle duration) × t
CCLK
H = t
CCLK
(if a hold cycle is specified, else H = 0)
ns
ns
ns
ns
ns
ns
ns
ALE Pulse Width
ALE Deasserted to Read/Write Asserted
Address/Data 15–0 Setup Before ALE Deasserted
1
Address/Data 15–0 Hold After ALE Deaserted
1
ALE Deasserted
1
to Address/Data 15–0 In High Z
RD Pulse Width
2 × t
CCLK
– 2
1 × t
CCLK
– 0.5
2.5 × t
CCLK
– 2.0
0.5 × t
CCLK
– 0.8
0.5 × t
CCLK
– 0.8
D – 2
0.5t
CCLK
+ 2.0
1
On reset, ALE is an active high cycle. However, it can be reconfigured by software to be active low.
Figure 18. 16-Bit Memory Read Cycle
VALID ADDRESS
VALID DATA
t
ADAS
t
ADAH
AD15-0
t
ALEHZ
t
DRS
t
DRH
t
ALEW
ALE
RD
t
RW
WR
t
ALERW
相關PDF資料 |
PDF描述 |
|---|---|
| ADSP-21363 | SHARC Processor |
| ADSP-21363SBBC-ENG | SHARC Processor |
| ADSP-21363SBBCZENG | SHARC Processor |
| ADSP-21364 | SHARC Processor |
| ADSP-21364SBBC-ENG | SHARC Processor |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| ADSP-21267 | 制造商:AD 制造商全稱:Analog Devices 功能描述:Preliminary Technical Data |
| ADSP-21267SKBCZ-X | 制造商:AD 制造商全稱:Analog Devices 功能描述:Preliminary Technical Data |
| ADSP-21267SKSTZ-X | 制造商:AD 制造商全稱:Analog Devices 功能描述:Preliminary Technical Data |
| ADSP-21362 | 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Processor |
| adsp-21362bbc-1aa | 制造商:Analog Devices 功能描述: |
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