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參數資料
| 型號： | ISP1761ET |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 總線控制器 |
| 英文描述： | Hi-Speed Universal Serial Bus On-The-Go controller |
| 中文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PBGA128 |
| 封裝： | 9 X 9 MM, 0.80 MM HEIGHT, PLASTIC, MO-195, SOT857-1, TFBGA-128 |
| 文件頁數： | 106/158頁 |
| 文件大小： | 724K |
| 代理商： | ISP1761ET |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁當前第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁
9397 750 13258
Koninklijke Philips Electronics N.V. 2005. All rights reserved.
Product data sheet
Rev. 01 — 12 January 2005
106 of 158
Philips Semiconductors
ISP1761
Hi-Speed USB OTG controller
10.4.5
DcInterruptEnable register (R/W: 0214h)
This register enables or disables individual interrupt sources. The interrupt for each
endpoint can be individually controlled through the associated IEPnRX or IEPnTX bits,
here n represents the endpoint number. All interrupts can be globally disabled through
bit GLINTENA in the Mode register (see
Table 96
).
An interrupt is generated when the USB SIE receives or generates an ACK or NAK on the
USB bus. The interrupt generation depends on the Debug mode settings of bit fields
CDBGMOD[1:0], DDBGMODIN[1:0] and DDBGMODOUT[1:0].
All data IN transactions use the Transmit buffers (TX) that are handled by the
DDBGMODIN bits. All data OUT transactions go through the Receive buffers (RX) that are
handled by the DDBGMODOUT bits. Transactions on control endpoint 0—IN, OUT and
SETUP—are handled by the CDBGMOD bits.
Interrupts caused by events on the USB bus (SOF, Pseudo SOF, suspend, resume, bus
reset, setup and high-speed status) can also be individually controlled. A bus reset
disables all enabled interrupts except bit IEBRST (bus reset), which remains unchanged.
The DcInterruptEnable register consists of 4 B. The bit allocation is given in
Table 103
.
Table 102: Debug register: bit allocation
Bit
Symbol
15 to 1
-
0
DEBUG
Description
reserved
Always set this bit to logic 0 when the ISP1761 is in 16-bit bus access
mode, or set bit 16 of the Interrupt Configuration register to logic 0 when
the ISP1761 is in 32-bit bus access mode.
Table 103: DcInterruptEnable register: bit allocation
Bit
31
Symbol
Reset
0
Bus Reset
0
Access
R/W
Bit
23
Symbol
IEP6TX
Reset
0
Bus Reset
0
Access
R/W
Bit
15
Symbol
IEP2TX
30
29
28
27
26
25
24
reserved
[1]
IEP7TX
0
0
R/W
17
IEP3TX
0
0
R/W
9
reserved
[1]
IEP7RX
0
0
R/W
16
IEP3RX
0
0
R/W
8
IEP0SETUP
0
0
0
0
0
0
0
0
0
0
R/W
22
IEP6RX
0
0
R/W
14
IEP2RX
R/W
21
IEP5TX
0
0
R/W
13
IEP1TX
R/W
20
IEP5RX
0
0
R/W
12
IEP1RX
R/W
19
IEP4TX
0
0
R/W
11
IEP0TX
R/W
18
IEP4RX
0
0
R/W
10
IEP0RX
Reset
Bus Reset
Access
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
相關PDF資料 |
PDF描述 |
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