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參數資料
| 型號： | ISP1761ET |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 總線控制器 |
| 英文描述： | Hi-Speed Universal Serial Bus On-The-Go controller |
| 中文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PBGA128 |
| 封裝： | 9 X 9 MM, 0.80 MM HEIGHT, PLASTIC, MO-195, SOT857-1, TFBGA-128 |
| 文件頁數： | 113/158頁 |
| 文件大小： | 724K |
| 代理商： | ISP1761ET |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁當前第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁
9397 750 13258
Koninklijke Philips Electronics N.V. 2005. All rights reserved.
Product data sheet
Rev. 01 — 12 January 2005
113 of 158
Philips Semiconductors
ISP1761
Hi-Speed USB OTG controller
10.5.7
Endpoint Type register (R/W: 0208h)
This register sets the endpoint type of the indexed endpoint: isochronous, bulk or
interrupt. It also serves to enable the endpoint and configure it for double buffering.
Automatic generation of an empty packet for a zero-length TX buffer can be disabled using
bit NOEMPKT. The register contains 2 B, and the bit allocation is shown in
Table 117
.
[1]
The reserved bits should always be written with the reset value.
10.6 DMA registers
The Generic DMA (GDMA) transfer can be done by writing the proper opcode in the DMA
Command register. The control bits are given in
Table 119
.
GDMA read or write (opcode = 00h/01h) for the Generic DMA slave mode
Table 117: Endpoint Type register: bit allocation
Bit
15
Symbol
Reset
0
Bus reset
0
Access
Bit
7
Symbol
Reset
0
Bus reset
0
Access
R/W
14
13
12
11
10
9
8
reserved
[1]
0
0
0
0
0
0
0
0
0
0
0
0
0
0
6
5
4
3
2
1
ENDPTYP[1:0]
0
0
R/W
0
reserved
[1]
0
0
R/W
NOEMPKT
0
0
R/W
ENABLE
0
0
R/W
DBLBUF
0
0
R/W
0
0
0
0
R/W
R/W
Table 118: Endpoint Type register: bit description
Bit
Symbol
15 to 5
-
4
NOEMPKT
Description
reserved
No Empty Packet:
Logic 0 causes an empty packet to be appended to
the next IN token of the USB data, if the Buffer Length register or the
Endpoint MaxPacketSize register is zero. Logic 1 disables this function.
This bit is applicable only in the DMA mode.
Endpoint Enable
: Logic 1 enables the FIFO of the indexed endpoint.
The memory size is allocated as specified in the Endpoint
MaxPacketSize register. Logic 0 disables the FIFO.
Remark:
‘Stall’ing a data endpoint will confuse the Data Toggle bit on
the stalled endpoint because the internal logic starts from where it has
stalled. Therefore, the Data Toggle bit must be reset by disabling and
re-enabling the corresponding endpoint (by setting bit ENABLE to
logic 0 or logic 1 in the Endpoint Type register) to reset the PID.
Double Buffering:
Logic 1 enables double buffering for the indexed
endpoint. Logic 0 disables double buffering.
ENDPTYP[1:0]
Endpoint Type:
These bits select the endpoint type as follows.
00 —
not used
01 —
Isochronous
10 —
Bulk
11 —
Interrupt.
3
ENABLE
2
DBLBUF
1 to 0
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