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參數資料
| 型號： | ISP1761ET |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 總線控制器 |
| 英文描述： | Hi-Speed Universal Serial Bus On-The-Go controller |
| 中文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PBGA128 |
| 封裝： | 9 X 9 MM, 0.80 MM HEIGHT, PLASTIC, MO-195, SOT857-1, TFBGA-128 |
| 文件頁數： | 134/158頁 |
| 文件大小： | 724K |
| 代理商： | ISP1761ET |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁當前第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁
9397 750 13258
Koninklijke Philips Electronics N.V. 2005. All rights reserved.
Product data sheet
Rev. 01 — 12 January 2005
134 of 158
Philips Semiconductors
ISP1761
Hi-Speed USB OTG controller
15.1 Host timing
15.1.1
PIO timing
15.1.1.1
Register or memory write
T
PERIOD
is the bit duration corresponding with the USB data rate.
t
DEOP
is the source jitter for differential transition to SE0 transition.
Full-speed timing symbols have a subscript prefix ‘F’, low-speed timing symbols have a prefix ‘L.
Fig 19. USB source differential data-to-EOP transition skew and EOP width
mgr776
T
PERIOD
differential
data lines
crossover point
differential data to
SE0/EOP skew
N
×
T
PERIOD
+
t
DEOP
source EOP width: t
EOPT
receiver EOP width: t
EOPR
crossover point
extended
+
3.3 V
0 V
Fig 20. Register or memory write
Table 162: Register or memory write
V
CC(I/O)
= 1.65 V to 1.95 V; T
amb
=
40
°
C to +85
°
C; unless otherwise specified.
Symbol
Parameter
t
h11
data hold after WR_N HIGH
t
h21
CS_N hold after WR_N HIGH
t
h31
address hold after WR_N HIGH
t
w11
WR_N pulse width
T
cy11
WR_N to WR_N cycle time
t
su11
data setup time before WR_N HIGH
t
su21
address setup time before WR_N HIGH
t
su31
CS_N setup time before WR_N HIGH
Min
2
1
2
17
36
5
5
5
Max
-
-
-
-
-
-
-
-
Unit
ns
ns
ns
ns
ns
ns
ns
ns
004aaa527
address 01
A[17:1]
address 02
CS_N
data 01
DATA
data 02
WR_N
t
h11
t
h21
t
h31
t
w11
T
cy11
t
su11
t
su21
t
su31
相關PDF資料 |
PDF描述 |
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