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參數資料
| 型號： | ISP1761ET |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 總線控制器 |
| 英文描述： | Hi-Speed Universal Serial Bus On-The-Go controller |
| 中文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PBGA128 |
| 封裝： | 9 X 9 MM, 0.80 MM HEIGHT, PLASTIC, MO-195, SOT857-1, TFBGA-128 |
| 文件頁數： | 117/158頁 |
| 文件大小： | 724K |
| 代理商： | ISP1761ET |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁當前第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁
9397 750 13258
Koninklijke Philips Electronics N.V. 2005. All rights reserved.
Product data sheet
Rev. 01 — 12 January 2005
117 of 158
Philips Semiconductors
ISP1761
Hi-Speed USB OTG controller
[1]
The reserved bits should always be written with the reset value.
10.6.4
DMA Hardware register (R/W: 023Ch)
The DMA Hardware register consists of 1 B. The bit allocation is shown in
Table 127
.
This register determines the polarity of the bus control signals (DACK and DREQ). It also
controls whether the upper and lower parts of the data bus are swapped (bits
ENDIAN[1:0]) for the GDMA (slave) mode.
[1]
The reserved bits should always be written with the reset value.
Table 125: DcDMAConfiguration register: bit allocation
Bit
15
Symbol
Reset
0
Bus Reset
0
Access
R/W
Bit
7
Symbol
DIS_
XFER_CNT
Reset
0
Bus Reset
0
Access
R/W
14
13
12
11
10
9
8
reserved
[1]
0
0
0
0
0
0
0
0
0
0
0
0
0
0
R/W
R/W
5
R/W
4
R/W
3
R/W
2
R/W
1
R/W
0
WIDTH
6
reserved
[1]
MODE[1:0]
reserved
0
0
0
0
0
0
0
0
0
0
0
0
1
1
R/W
R/W
R/W
R/W
R/W
R/W
R/W
Table 126: DcDMAConfiguration register: bit description
Bit
Symbol
15 to 8
-
7
DIS_XFER_CNT
Description
reserved
Disable Transfer Counter
: Logic 1 disables the DMA Transfer
Counter (see
Table 123
).
reserved
Mode
: These bits only affect the GDMA slave handshake signals.
00 —
WR_N slave strobes data from the DMA bus into the
ISP1761; RD_N slave puts data from the ISP1761 on the DMA bus
01, 10, 11 —
reserved
reserved
Width
: This bit selects the DMA bus width for the GDMA slave.
0 —
32-bit data bus
1 —
16-bit data bus.
6 to 4
3 to 2
-
MODE[1:0]
1
0
-
WIDTH
Table 127: DMA Hardware register: bit allocation
Bit
7
Symbol
ENDIAN[1:0]
6
5
4
3
2
1
0
EOT_POL
reserved
[1]
DACK_
POL
0
0
R/W
DREQ_
POL
1
1
R/W
reserved
[1]
Reset
Bus reset
Access
0
0
0
0
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
相關PDF資料 |
PDF描述 |
|---|---|
| ISP2100A | Telecommunication IC |
| ISP2100BN4 | Microprocessor |
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| ISP2312 | Controller Miscellaneous - Datasheet Reference |
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