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參數資料
| 型號： | ISP1761ET |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 總線控制器 |
| 英文描述： | Hi-Speed Universal Serial Bus On-The-Go controller |
| 中文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PBGA128 |
| 封裝： | 9 X 9 MM, 0.80 MM HEIGHT, PLASTIC, MO-195, SOT857-1, TFBGA-128 |
| 文件頁數： | 121/158頁 |
| 文件大小： | 724K |
| 代理商： | ISP1761ET |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁當前第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁
9397 750 13258
Koninklijke Philips Electronics N.V. 2005. All rights reserved.
Product data sheet
Rev. 01 — 12 January 2005
121 of 158
Philips Semiconductors
ISP1761
Hi-Speed USB OTG controller
10.7 General registers
10.7.1
DcInterrupt register (R/W: 0218h)
The DcInterrupt register consists of 4 B. The bit allocation is given in
Table 137
.
When a bit is set in the DcInterrupt register, it indicates that the hardware condition for an
interrupt has occurred. When the DcInterrupt register content is nonzero, the INT output
will be asserted. On detecting the interrupt, the external microprocessor must read the
DcInterrupt register to determine the source of the interrupt.
Each endpoint buffer has a dedicated interrupt bit (EPnTX, EPnRX). In addition, various
bus states can generate an interrupt: resume, suspend, pseudo SOF, SOF and bus reset.
The DMA controller has only one interrupt bit: the source for a DMA interrupt is shown in
the DMA Interrupt Reason register.
Each interrupt bit can be individually cleared by writing logic 1. The DMA Interrupt bit can
be cleared by writing logic 1 to the related interrupt source bit in the DMA Interrupt
Reason register and writing logic 1 to the DMA bit of the DcInterrupt register.
Table 136: DMA Burst Counter register: bit description
Bit
Symbol
Description
15 to 13
-
reserved
12 to 0
BURST
COUNTER
[12:0]
32-bit mode.
The value of the burst counter should be programmed so that the buffer
counter is a factor of the burst counter. In the 16-bit mode, DREQ will
drop at every DMA read or write cycle when the burst counter equals 2.
In the 32-bit mode, DREQ will drop at every DMA read or write cycle
when the burst counter equals 4.
Burst Counter
: This register defines the burst length. The counter must
be programmed to be a multiple of two in the 16-bit mode and four in the
Table 137: DcInterrupt register: bit allocation
Bit
31
Symbol
Reset
0
Bus reset
0
Access
R/W
Bit
23
Symbol
EP6TX
Reset
0
Bus reset
0
Access
R/W
Bit
15
Symbol
EP2TX
Reset
0
Bus reset
0
Access
R/W
30
29
28
27
26
25
24
reserved
[1]
EP7TX
0
0
R/W
17
EP3TX
0
0
R/W
9
reserved
[1]
0
0
R/W
EP7RX
0
0
R/W
16
EP3RX
0
0
R/W
8
EP0SETUP
0
0
R/W
0
0
0
0
0
0
0
0
0
0
R/W
22
EP6RX
0
0
R/W
14
EP2RX
0
0
R/W
R/W
21
EP5TX
0
0
R/W
13
EP1TX
0
0
R/W
R/W
20
EP5RX
0
0
R/W
12
EP1RX
0
0
R/W
R/W
19
EP4TX
0
0
R/W
11
EP0TX
0
0
R/W
R/W
18
EP4RX
0
0
R/W
10
EP0RX
0
0
R/W
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