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參數資料
型號： TSB12LV01B-EP
英文描述： FPGA (Field-Programmable Gate Array)
中文描述： 軍事增強塑料的高性能1394 3.3鏈路層電信。嵌入式
文件頁數： 4/106頁
文件大小： 605K
代理商： TSB12LV01B-EP
iv
Section
Title
Page
4
Link Core
4.1
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4.4
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4.7
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Physical Interface
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Transmitter
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Receiver
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Cycle Timer
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Cycle Monitor
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Cyclic Redundancy Check (CRC)
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Packet Routing Control Logic
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5
Data Mover Port Interface
5.1
Data Mover Data Flow Diagram
5.1.1 Isochronous Receive
5.1.2 Isochronous Transmit
5.1.3 Asynchronous Receive
5.1.4 Asynchronous Transmit
5.2
Data Mover Modes of Operation
5.2.1 Isochronous Transmit With Automatic Header Insertion
5.2.2 Isochronous Transmit Without Automatic Header Insertion
5.2.3 Isochronous Packet Receive Without Header and Trailer
5.2.4 Isochronous Packet Receive With Header and Trailer
5.2.5 Asynchronous Packet Transmit With Automatic Header Insertion
5.2.6 Asynchronous Packet Transmit Without Automatic Header Insertion
5.2.7 Asynchronous Packet Receive With Headers and Trailer
5.2.8 Asynchronous Packet Receive Without Headers and Trailer
5.3
Data Mover Byte Mode
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.4
Data Mover Endian Swapping
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5.5
Data Mover Handshake Mode
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5.6
Data Mover Critical Timing
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6
FIFO Memory Access
6.1
General
6.2
ATF Access
6.3
ATF Burst Access
6.4
General-Receive-FIFO (GRF)
6.5
GRF Stored Data Format
6
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1
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7
TSB12LV32 Data Formats
7.1
Asynchronous Transmit (Host Bus to TSB12LV32)
7.1.1 Quadlet Transmit
7.1.2 Block Transmit
7.1.3 Quadlet Receive
7.1.4 Block Receive
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.2
Isochronous Transmit (Host Bus to TSB12LV32)
7.2.1 Isochronous Receive (TSB12LV32 to Host Bus)
7.3
Phy Configuration
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.3.1 Extended Phy Packets
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7.4
Receive Self-ID Packet
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參數描述
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