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參數資料
| 型號： | ADSP-21161NCCA-100 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數字信號處理 |
| 英文描述： | DSP Microcomputer |
| 中文描述： | 48-BIT, 27.5 MHz, OTHER DSP, PBGA225 |
| 封裝： | 17 X 17 MM, MO-192AAF-2, BGA-225 |
| 文件頁數： | 22/60頁 |
| 文件大小： | 1019K |
| 代理商： | ADSP-21161NCCA-100 |
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ADSP-21161N
–22–
REV. A
Note that the conditions causing a worst-case
P
EXT
are different
from those causing a worst-case
P
INT
. Maximum
P
INT
cannot
occur while 100% of the output pins are switching from all ones
to all zeros. Note also that it is not common for an application to
have 100% or even 50% of the outputs switching simultaneously.
Power-Up Sequencing – Silicon Revision 0.3, 1.0, 1.1
The timing requirements for DSP startup for silicon revision 0.3,
1.0, or 1.1 are given in
Table 8
.
Table 7. External Power Calculations (3.3 V Device)
Pin Type
Number of Pins
% Switching
C
f
V
DD2
10.9 V
10.9 V
10.9 V
10.9 V
10.9 V
=
P
EXT
= 0.030 W
= 0.000 W
= 0.000 W
= 0.128 W
= 0.027 W
Address
MSx
SDWE
Data
SDCLK0
P
EXT
= 0.185 W
11
4
1
32
1
20
0
0
50
100
24.7 pF
24.7 pF
24.7 pF
14.7 pF
24.7 pF
50 MHz
N/A
N/A
50 MHz
100 MHz
Table 8. Power-Up Sequencing for Revisions 0.3, 1.0, and 1.1 (DSP Startup)
Parameter
Timing Requirements
t
RSTVDD
t
VDDRAMP
t
IVDDEVDD
t
CLKVDD
t
VDDRST
t
CLKRST
t
PLLRST
Min
Max
Unit
RESET
Low Before V
DDINT
/V
DDEXT
on
V
DDINT
/V
DDEXT
Voltage Ramp Rate
1
V
DDINT
on Before V
DDEXT
CLKIN Valid After V
DDINT
/V
DDEXT
Valid
V
DDINT
/V
DDEXT
Valid Before
RESET
Deasserted
2
CLKIN Valid Before
RESET
Deasserted
3
PLL Control Setup Before
RESET
Deasserted
0
0.0009
–50
0
100
100
20
ns
V/μs
ms
ms
μs
μs
μs
9
+200
200
1
The minimum 0.9 V/ms is based on the slowest allowable ramp-up time (2 ms) for V
DDINT
to ramp from 0 volts to 1.8 volts and (3.6 ms) for V
DDEXT
to
ramp from 0 volts to 3.3 volts.
2
The minimum time of 0 ns assumes that V
DDINT
and V
DDEXT
power supplies are valid. The V
DDINT
and V
DDEXT
supplies must be fully ramped to their
1.8 and 3.3 volt rails before
RESET
can be deasserted.
3
The 100 μs minimum assumes a stable CLKIN signal after meeting worst-case start-up timing of crystal oscillator circuits. Refer to the crystal oscillator
manufacturer's data sheet for start-up time. A 25 ms maximum oscillator start-up time can be assumed if using the XTAL pin and internal oscillator
circuit in conjunction with an external crystal. 100 μs is the minimum time required for the PLL to reliably lock to a valid (stable) CLKIN frequency.
Figure 11. Power-Up Sequencing for Revisions 0.3, 1.0, and 1.1 (DSP Startup)
RESET
CLKDBL
CLK_CFG1-0
CLKIN
t
RSTVDD
VDDEXT
VDDINT
t
CLKRST
t
VDDRAMP
t
IVDDEVDD
t
VDDRAMP
t
PLLRST
t
CLKVDD
t
VDDRST
相關PDF資料 |
PDF描述 |
|---|---|
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參數描述 |
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