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參數(shù)資料
| 型號(hào)： | ADSP-21161NCCA-100 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | DSP Microcomputer |
| 中文描述： | 48-BIT, 27.5 MHz, OTHER DSP, PBGA225 |
| 封裝： | 17 X 17 MM, MO-192AAF-2, BGA-225 |
| 文件頁(yè)數(shù)： | 27/60頁(yè) |
| 文件大小： | 1019K |
| 代理商： | ADSP-21161NCCA-100 |
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–27–
REV. A
ADSP-21161N
Memory Read – Bus Master
Use these specifications for asynchronous interfacing to
memories (and memory-mapped peripherals) without reference
to CLKIN. These specifications apply when the ADSP-21161N
is the bus master accessing external memory space in asynchro-
nous access mode.
Table 15. Memory Read
–
Bus Master
Parameter
Min
Max
Unit
Timing Requirements
t
DAD
t
DRLD
t
HDA
t
SDS
t
HDRH
t
DAAK
t
DSAK
t
SAKC
t
HAKC
Address, Selects Delay to Data Valid
1, 2
RD
Low to Data Valid
1
Data Hold from Address, Selects
3
Data Setup to
RD
High
Data Hold from
RD
High
3
ACK Delay from Address, Selects
2, 4
ACK Delay from
RD
Low
4
ACK Setup to CLKIN
4
ACK Hold After CLKIN
t
CKOP
–0.25t
CCLK
–11+W
0.75t
CKOP
–11+W
ns
ns
ns
ns
ns
ns
ns
ns
ns
0
8
1
t
CKOP
–0.5t
CCLK
–12+W
t
CKOP
–0.75t
CCLK
–11+W
0.5t
CCLK
+3
1
Switching Characteristics
t
DRHA
t
DARL
t
RW
t
RWR
W = (number of wait states specified in WAIT register) × t
CKOP
.
HI = t
CKOP
(if an address hold cycle or bus idle cycle occurs, as specified in WAIT register; otherwise HI = 0).
H = t
CKOP
(if an address hold cycle occurs as specified in WAIT register; otherwise H = 0).
Address Selects Hold After
RD
High
Address Selects to
RD
Low
2
RD
Pulsewidth
RD
High to
WR
,
RD
,
DMAGx
Low
0.25t
CCLK
–1+H
0.25t
CCLK
–3
t
CKOP
–0.5t
CCLK
–1+W
0.5t
CCLK
–1+HI
ns
ns
ns
ns
1
Data Delay/Setup: User must meet t
DAD
, t
DRLD
, or t
SDS.
2
The falling edge of
MS
x,
BMS
is referenced.
3
Data Hold: User must meet t
HDA
or t
HDRH
in asynchronous access mode. See
Example System Hold Time Calculation on Page 51
for the calculation of
hold times given capacitive and dc loads.
4
ACK Delay/Setup: User must meet t
DAAK
, t
DSAK
, or t
SAKC
for deassertion of ACK (Low); all three specifications must be met for assertion of ACK (High).
Figure 20. Memory Read – Bus Master
ACK
DATA
t
DARL
t
RW
t
DAD
t
DAAK
t
HDRH
t
HDA
t
RWR
t
DRLD
t
DRHA
t
DSAK
t
SDS
t
SAKC
t
HAKC
CLKIN
ADDRESS
MSx
,
BMS
RD
WR
,
DMAG
相關(guān)PDF資料 |
PDF描述 |
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