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參數資料
型號: ADSP-21161NCCA-100
廠商: ANALOG DEVICES INC
元件分類: 數字信號處理
英文描述: DSP Microcomputer
中文描述: 48-BIT, 27.5 MHz, OTHER DSP, PBGA225
封裝: 17 X 17 MM, MO-192AAF-2, BGA-225
文件頁數: 43/60頁
文件大小: 1019K
代理商: ADSP-21161NCCA-100
–43–
REV. A
ADSP-21161N
Serial Ports
To determine whether communication is possible between two
devices at clock speed n, the following specifications must be
confirmed: 1) frame sync delay and frame sync setup and hold,
2) data delay and data setup and hold, and 3) SCLK width.
Table 29. Serial Ports
External Clock
Parameter
Timing Requirements
t
SFSE
Min
Max
Unit
Transmit/Receive FS Setup Before Transmit/Receive
SCLK
1
Transmit/Receive FS Hold After Transmit/Receive
SCLK
1
Receive Data Setup Before Receive SCLK
1
Receive Data Hold After Receive SCLK
1
SCLKx Width
SCLKx Period
3.5
ns
t
HFSE
4
ns
t
SDRE
t
HDRE
t
SCLKW
t
SCLK
1.5
4
7
2t
CCLK
ns
ns
ns
ns
1
Referenced to sample edge.
Table 30. Serial Ports
Internal Clock
Parameter
Timing Requirements
t
SFSI
t
HFSI
t
SDRI
t
HDRI
Min
Max
Unit
FS Setup Time Before SCLK (Transmit/Receive Mode)
1
FS Hold After SCLK (Transmit/Receive Mode)
1
Receive Data Setup Before SCLK
1
Receive Data Hold After SCLK
1
8
0.5t
CCLK
+1
4
3
ns
ns
ns
ns
1
Referenced to sample edge.
Table 31. Serial Ports
External Clock
Parameter
Switching Characteristics
t
DFSE
t
HOFSE
t
DDTE
t
HDTE
Min
Max
Unit
FS Delay After SCLK (Internally Generated FS)
1, 2, 3
FS Hold After SCLK (Internally Generated FS)
1, 2 , 3
Transmit Data Delay After SCLK
1, 2
Transmit Data Hold After SCLK
1, 2
13
ns
ns
ns
ns
3
16
0
1
Referenced to drive edge.
2
SCLK/FS Configured as a transmit clock/frame sync with the DDIR bit = 1 in SPCTLx register.
3
SCLK/FS Configured as a receive clock/frame sync with the DDIR bit = 0 in SPCTLx register.
Table 32. Serial Ports
Internal Clock
Parameter
Switching Characteristics
t
DFSI
t
HOFSI
t
DDTI
t
HDTI
t
SCLKIW
Min
Max
Unit
FS Delay After SCLK (Internally Generated FS)
1, 2, 3
FS Hold After SCLK (Internally Generated FS)
1, 2, 3
Transmit Data Delay After SCLK
1, 2
Transmit Data Hold After SCLK
1, 2
SCLK Width
2
4.5
ns
ns
ns
ns
ns
–1.5
7.5
0
0.5t
SCLK
–2.5
0.5t
SCLK
+2
1
Referenced to drive edge.
2
SCLK/FS Configured as a transmit clock/frame sync with the DDIR bit = 1 in SPCTLx register.
3
SCLK/FS Configured as a receive clock/frame sync with the DDIR bit = 0 in SPCTLx register.
相關PDF資料
PDF描述
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