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參數資料
| 型號： | ADSP-21161NCCA-100 |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 數字信號處理 |
| 英文描述： | DSP Microcomputer |
| 中文描述： | 48-BIT, 27.5 MHz, OTHER DSP, PBGA225 |
| 封裝： | 17 X 17 MM, MO-192AAF-2, BGA-225 |
| 文件頁數： | 28/60頁 |
| 文件大小： | 1019K |
| 代理商： | ADSP-21161NCCA-100 |
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ADSP-21161N
–28–
REV. A
Memory Write – Bus Master
Use these specifications for asynchronous interfacing to
memories (and memory-mapped peripherals) without reference
to CLKIN. These specifications apply when the ADSP-21161N
is the bus master accessing external memory space in asynchro-
nous access mode.
Table 16. Memory Write – Bus Master
Parameter
Timing Requirements
t
DAAK
t
DSAK
t
SAKC
t
HAKC
Min
Max
Unit
ACK Delay from Address, Selects
1, 2
ACK Delay from
WR
Low
1
ACK Setup to CLKIN
1
ACK Hold After CLKIN
1
t
CKOP
–0.5t
CCLK
–12+W
t
CKOP
–0.75t
CCLK
–11+W
ns
ns
ns
ns
0.5t
CCLK
+3
1
Switching Characteristics
t
DAWH
t
DAWL
t
WW
t
DDWH
t
DWHA
t
DWHD
t
DATRWH
t
WWR
t
DDWR
t
WDE
W = (number of wait states specified in WAIT register) × t
CKOP
.
H = t
CKOP
(if an address hold cycle occurs, as specified in WAIT register; otherwise H = 0).
HI = t
CKOP
(if an address hold cycle or bus idle cycle occurs, as specified in WAIT register; otherwise HI = 0).
I = t
CKOP
(if a bus idle cycle occurs, as specified in WAIT register; otherwise I = 0).
Address, Selects to
WR
Deasserted
2
Address, Selects to
WR
Low
2
WR
Pulsewidth
Data Setup Before
WR
High
Address Hold After
WR
Deasserted
Data Hold After
WR
Deasserted
Data Disable After
WR
Deasserted
3
WR
High to
WR
,
RD
,
DMAGx
Low
Data Disable Before
WR
or
RD
Low
WR
Low to Data Enabled
t
CKOP
–0.25t
CCLK
–3+W
0.25t
CCLK
–3
t
CKOP
–0.5t
CCLK
–1+W
t
CKOP
–0.25t
CCLK
–13.5+W
0.25t
CCLK
–1+H
0.25t
CCLK
–1+H
0.25t
CCLK
–2+H
0.5t
CCLK
–1.25+HI
0.25t
CCLK
–3+I
–0.25t
CCLK
–1
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
0.25t
CCLK
+2.5+H
1
ACK Delay/Setup: User must meet t
DAAK
or t
DSAK
or t
SAKC
for deassertion of ACK (Low); all three specifications must be met for assertion of ACK (High).
2
The falling edge of
MSx
,
BMS
is referenced.
3
See
Example System Hold Time Calculation on Page 51
for calculation of hold times given capacitive and dc loads.
Figure 21. Memory Write – Bus Master
t
DATRWH
t
DDWR
ACK
DATA
t
DAWL
t
WW
t
DAAK
t
WWR
t
WDE
t
DWHA
t
DAWH
t
DSAK
t
DDWH
t
DWHD
t
SAKC
t
HAKC
CLKIN
ADDRESS
MSx
,
BMS
WR
RD
,
DMAG
相關PDF資料 |
PDF描述 |
|---|---|
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| ADSP-21262SBBC-150 | Embedded Processor |
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相關代理商/技術參數 |
參數描述 |
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