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參數資料
型號: ADSP-21161NCCA-100
廠商: ANALOG DEVICES INC
元件分類: 數字信號處理
英文描述: DSP Microcomputer
中文描述: 48-BIT, 27.5 MHz, OTHER DSP, PBGA225
封裝: 17 X 17 MM, MO-192AAF-2, BGA-225
文件頁數: 33/60頁
文件大小: 1019K
代理商: ADSP-21161NCCA-100
–33–
REV. A
ADSP-21161N
Asynchronous Read/Write – Host to ADSP-21161N
Use these specifications for asynchronous host processor accesses
of an ADSP-21161N, after the host has asserted
CS
and
HBR
(low). After
HBG
is returned by the ADSP-21161N, the host can
drive the
RD
and
WR
pins to access the ADSP-21161N’s IOP
registers.
HBR
and
HBG
are assumed low for this timing.
Although the DSP will recognize
HBR
asserted before reset, a
HBG
will not be returned by the DSP until after reset is deas-
serted and the DSP completes bus synchronization.
Note
:
Host internal memory access is not supported.
Table 21. Read Cycle
Parameter
Timing Requirements
t
SADRDL
t
HADRDH
t
WRWH
t
DRDHRDY
t
DRDHRDY
Min
Max
Unit
Address Setup and
CS
Low Before
RD
Low
Address Hold and
CS
Hold Low After
RD
RD
/
WR
High Width
RD
High Delay After REDY (O/D) Disable
RD
High Delay After REDY (A/D) Disable
0
2
3.5
0
0
ns
ns
ns
ns
ns
Switching Characteristics
t
SDATRDY
t
DRDYRDL
t
RDYPRD
t
HDARWH
Data Valid Before REDY Disable from Low
REDY (O/D) or (A/D) Low Delay After
RD
Low
REDY (O/D) or (A/D) Low Pulsewidth for Read
Data Disable After
RD
High
2
ns
ns
ns
ns
10
1.5t
CCLK
2
6
Table 22. Write Cycle
Parameter
Timing Requirements
t
SCSWRL
t
HCSWRH
t
SADWRH
t
HADWRH
t
WWRL
t
WRWH
t
DWRHRDY
t
SDATWH
t
HDATWH
Min
Max
Unit
CS
Low Setup Before
WR
Low
CS
Low Hold After
WR
High
Address Setup Before
WR
High
Address Hold After
WR
High
WR
Low Width
RD
/
WR
High Width
WR
High Delay After REDY (O/D) or (A/D) Disable
Data Setup Before
WR
High
Data Hold After
WR
High
0
0
6
2
t
CCLK
+1
3.5
0
5
4
ns
ns
ns
ns
ns
ns
ns
ns
ns
Switching Characteristics
t
DRDYWRL
t
RDYPWR
REDY (O/D) or (A/D) Low Delay After
WR
/
CS
Low
1
REDY (O/D) or (A/D) Low Pulsewidth for Write
1
11
ns
ns
12
1
Only when slave write FIFO is full.
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PDF描述
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