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參數(shù)資料
型號: ADSP-BF561
廠商: Analog Devices, Inc.
元件分類: 通用總線功能
英文描述: Synchronous 4-Bit Up/Down Binary Counters With Dual Clock and Clear 16-PDIP 0 to 70
中文描述: 嵌入式Blackfin處理器的對稱多處理器
文件頁數(shù): 26/52頁
文件大小: 508K
代理商: ADSP-BF561
Rev. PrC
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Page 26 of 52
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April 2004
ADSP-BF561
Preliminary Technical Data
SDRAM Interface Timing
Table 16. SDRAM Interface Timing
Parameter
Min
Max
Unit
Timing Requirement
t
SSDAT
DATA Setup Before CLKOUT
2.1
ns
t
HSDAT
DATA Hold After CLKOUT
0.8
ns
Switching Characteristic
t
SCLK
CLKOUT Period
7.5
ns
t
SCLKH
CLKOUT Width High
2.5
ns
t
SCLKL
CLKOUT Width Low
2.5
ns
t
DCAD
Command, ADDR, Data Delay After CLKOUT
1
6.0
ns
t
HCAD
Command, ADDR, Data Hold After CLKOUT
1
0.8
ns
t
DSDAT
Data Disable After CLKOUT
6.0
ns
t
ENSDAT
Data Enable After CLKOUT
1.0
ns
1
Command pins include: SRAS, SCAS, SWE, SDQM, SMS3-0, SA10, SCKE.
Figure 10. SDRAM Interface Timing
t
HCAD
t
HCAD
t
DSDAT
t
DCAD
t
SSDAT
t
DCAD
t
ENSDAT
t
HSDAT
t
SCLKL
t
SCLKH
t
SCLK
CLKOUT
DATA (IN)
DATA(OUT)
CMND ADDR
(OUT)
NOTE: COMMAND =
SRAS
,
SCAS
,
SWE
, SDQM,
SMS
, SA10, SCKE.
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PDF描述
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ADSP-BF561SBB600 制造商:Analog Devices 功能描述:IC MULTIPROCESSOR
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