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參數資料
| 型號： | ADSP-BF561 |
| 廠商： | Analog Devices, Inc. |
| 元件分類： | 通用總線功能 |
| 英文描述： | Synchronous 4-Bit Up/Down Binary Counters With Dual Clock and Clear 16-PDIP 0 to 70 |
| 中文描述： | 嵌入式Blackfin處理器的對稱多處理器 |
| 文件頁數： | 28/52頁 |
| 文件大小： | 508K |
| 代理商： | ADSP-BF561 |
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Rev. PrC
|
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|
April 2004
ADSP-BF561
Preliminary Technical Data
Parallel Peripheral Interface Timing
Table 18
,
Figure 12
, describes Parallel Peripheral Interface
operations.
Table 18. Parallel Peripheral Interface Timing
Parameter
Timing Requirements
t
PCLKW
PPIx_CLK Width
1
t
PCLK
PPI_CLK Period
1
Timing Requirements
t
SFSPE
External Frame Sync Setup Before PPI_CLK
t
HFSPE
External Frame Sync H old After PPI_CLK
t
SDRPE
Receive Data Setup Before PPI_CLK
t
HDRPE
Receive Data Hold After PPI_CLK
Switching Characteristics
t
DFSPE
Internal Frame Sync Delay After PPI_CLK
t
HOFSPE
Internal Frame Sync Hold After PPI_CLK
t
DDTPE
Transmit Data Delay After PPI_CLK
t
HDTPE
Transmit Data Hold After PPI_CLK
1
PPI_CLK frequency cannot exceed f
SCLK
/2
Min
Max
Unit
6.0
15.0
ns
ns
3.0
3.0
TBD
TBD
ns
ns
ns
ns
10.0
ns
ns
ns
ns
0.0
10.0
0.0
Figure 12. Timing Diagram PPI
t
D D T P E
t
H D T P E
PP I_C LK
PP I_FS 1
PP I_FS 2
PP Ix
D R IV E
E D G E
S A M P LE
E D G E
t
S F S P E
t
H F SP E
t
P C LK W
t
D F S P E
t
H O FS P E
t
SD R PE
t
H D R P E
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PDF描述 |
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