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參數資料
| 型號： | ADSP-BF561 |
| 廠商： | Analog Devices, Inc. |
| 元件分類： | 通用總線功能 |
| 英文描述： | Synchronous 4-Bit Up/Down Binary Counters With Dual Clock and Clear 16-PDIP 0 to 70 |
| 中文描述： | 嵌入式Blackfin處理器的對稱多處理器 |
| 文件頁數： | 29/52頁 |
| 文件大小： | 508K |
| 代理商： | ADSP-BF561 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁當前第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁
ADSP-BF561
Preliminary Technical Data
Rev. PrC
|
Page 29 of 52
|
April 2004
Serial Ports
Table 19
through
Table 24 on Page 30
and
Figure 13 on Page 31
through
Figure 15 on Page 33
describe Serial Port operations.
Table 19. Serial Ports—External Clock
Parameter
Min
Max
Unit
Timing Requirements
t
SFSE
TFS/RFS Setup Before TSCLK/RSCLK
1
3.0
ns
t
HFSE
TFS/RFS Hold After TSCLK/RSCLK
1
3.0
ns
t
SDRE
Receive Data Setup Before RSCLK
1
3.0
ns
t
HDRE
Receive Data Hold After RSCLK
1
3.0
ns
t
SCLKW
TSCLK/RSCLK Width
4.5
ns
t
SCLK
TSCLK/RSCLK Period
15.0
ns
1
Referenced to sample edge.
Table 20. Serial Ports—Internal Clock
Parameter
Min
Max
Unit
Timing Requirements
t
SFSI
TFS/RFS Setup Before TSCLK/RSCLK
1
TBD
ns
t
HFSI
TFS/RFS Hold After TSCLK/RSCLK
1
TBD
ns
t
SDRI
Receive Data Setup Before RSCLK
1
6.0
ns
t
HDRI
Receive Data Hold After RSCLK
1
0.0
ns
t
SCLKW
TSCLK/RSCLK Width
4.5
ns
t
SCLK
TSCLK/RSCLK Period
15.0
ns
1
Referenced to sample edge.
Table 21. Serial Ports—External Clock
Parameter
Min
Max
Unit
Switching Characteristics
t
DFSE
TFS/RFS Delay After TSCLK/RSCLK (Internally Generated TFS/RFS)
1
10.0
ns
t
HOFSE
TFS/RFS Hold After TSCLK/RSCLK (Internally Generated TFS/RFS)
1
0.0
ns
t
DDTE
Transmit Data Delay After TSCLK
1
10.0
ns
t
HDTE
Transmit Data Hold After TSCLK
1
0.0
ns
1
Referenced to drive edge.
相關PDF資料 |
PDF描述 |
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| ADSP-BF561SBB600 | 制造商:Analog Devices 功能描述:IC MULTIPROCESSOR |
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