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參數(shù)資料
| 型號： | ISP1362EE |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 總線控制器 |
| 英文描述： | Single-chip Universal Serial Bus On-The-Go controller |
| 中文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PBGA64 |
| 封裝： | 6 X 6 MM, 0.80 HEIGHT, PLASTIC, MO-195, SOT-543-1, TFBGA-64 |
| 文件頁數(shù)： | 116/150頁 |
| 文件大小： | 647K |
| 代理商： | ISP1362EE |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁當(dāng)前第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁
Philips Semiconductors
ISP1362
Single-chip USB OTG controller
Product data
Rev. 03
—
06 January 2004
116 of 150
9397 750 12337
Koninklijke Philips Electronics N.V. 2004. All rights reserved.
16.1.5
DcInterruptEnable register (R/W: C3H/C2H)
This command is used to individually enable or disable interrupts from all endpoints,
as well as interrupts caused by events on the USB bus (SOF, SOF lost, EOT,
suspend, resume, reset). A bus reset will not change any of the programmed bit
values.
The command accesses the DcInterruptEnable register, which consists of 4 bytes.
The bit allocation is given in
Table 116
.
Table 115: DcHardwareCon
fi
guration register: bit description
Bit
Symbol
Description
15
-
reserved
14
EXTPUL
Logic 1 indicates that an external 1.5 k
pull-up resistor is used
on pin OTG_DP1 (in the device mode) and that SoftConnect is
not used. Bus reset value: unchanged.
13
NOLAZY
Logic 1 disables output on pin CLKOUT of the LazyClock
frequency (115 kHz
±
50 %) during the
‘
suspend
’
state. Logic 0
causes pin CLKOUT to switch to LazyClock output after
approximately 2 ms delay, following the setting of bit GOSUSP
of the DcMode register. Bus reset value: unchanged.
12
CLKRUN
Logic 1 indicates that the internal clocks are always running,
even during the
‘
suspend
’
state. Logic 0 switches off the internal
oscillator and PLL, when they are not needed. During the
‘
suspend
’
state, this bit must be made logic 0 to meet the
suspend current requirements. The clock is stopped after a
delay of approximately 2 ms, following the setting of
bit GOSUSP of the DcMode register. Bus reset value:
unchanged.
11 to 8
CKDIV[3:0]
This
fi
eld speci
fi
es the clock division factor N, which controls the
clock frequency on output CLKOUT. The output frequency in
MHz is given by
3 MHz to 48 MHz (N = 0 to 15), with a reset value of 12 MHz
(N = 3). The hardware design guarantees no glitches during
frequency change. Bus reset value: unchanged.
7
DAKOLY
Logic 1 selects the DACK-only DMA mode. Logic 0 selects the
8237 compatible DMA mode. Bus reset value: unchanged.
6
DRQPOL
Selects the DREQ2 pin signal polarity (0 = active LOW;
1 = active HIGH). Bus reset value: unchanged.
5
DAKPOL
Selects the DACK2 pin signal polarity (0 = active LOW;
1 = active HIGH). Bus reset value: unchanged.
4
-
reserved
3
WKUPCS
Logic 1 enables remote wake-up using a LOW level on input CS.
Bus reset value: unchanged.
2
-
reserved
1
INTLVL
Selects the interrupt signalling mode on output (0 = level;
1 = pulsed). In the pulsed mode, an interrupt produces 166 ns
pulse. Bus reset value: unchanged.
0
INTPOL
Selects the INT2 signal polarity (0 = active LOW; 1 = active
HIGH). Bus reset value: unchanged.
. The clock frequency range is
48
N
1
+
(
)
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| ISP1362EE/01 | 制造商:PHILIPS 制造商全稱:NXP Semiconductors 功能描述:Single-chip Universal Serial Bus On-The-Go controller |
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