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參數資料
| 型號： | ISP1362EE |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 總線控制器 |
| 英文描述： | Single-chip Universal Serial Bus On-The-Go controller |
| 中文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PBGA64 |
| 封裝： | 6 X 6 MM, 0.80 HEIGHT, PLASTIC, MO-195, SOT-543-1, TFBGA-64 |
| 文件頁數： | 123/150頁 |
| 文件大小： | 647K |
| 代理商： | ISP1362EE |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁當前第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁
Philips Semiconductors
ISP1362
Single-chip USB OTG controller
Product data
Rev. 03
—
06 January 2004
123 of 150
9397 750 12337
Koninklijke Philips Electronics N.V. 2004. All rights reserved.
16.2.7
Acknowledge Set-up (F4H)
This command acknowledges to the host that a Set-up packet was received. The
arrival of a Set-up packet disables the Validate Buffer and Clear Buffer commands for
the control IN and OUT endpoints. The microprocessor needs to re-enable these
commands by sending an Acknowledge Set-up command, see
Section 13.3.6
.
Code (Hex): F4
—
acknowledge set-up
Transaction
—
none (code only)
16.3 General commands
16.3.1
Read Endpoint Error Code(R: A0H
–
AFH)
This command returns the status of the last transaction of the selected endpoint, as
stored in the DcErrorCode register. Each new transaction overwrites the previous
status information. The bit allocation of the DcErrorCode register is shown in
Table 128
.
Code (Hex): A0 to AF
—
read error code (control OUT, control IN, endpoint 1 to 14)
Transaction
—
read 1 byte (code or data)
3
OVERWRITE
This bit is set by hardware. Logic 1 indicates that a new Set-up
packet has overwritten the previous set-up information, before it
was acknowledged or before the endpoint was stalled. This bit is
cleared by reading, if writing the set-up data has
fi
nished.
Firmware must check this bit before sending an Acknowledge
Set-up command or stalling the endpoint. Upon reading logic 1,
the
fi
rmware must stop ongoing set-up actions and wait for a
new Set-up packet.
Logic 1 indicates that the buffer contains a Set-up packet.
This bit indicates which buffer is currently selected for CPU
access (0 = primary buffer; 1 = secondary buffer).
reserved
2
1
SETUPT
CPUBUF
0
-
Table 127: DcEndpointStatusImage register: bit description
…
continued
Bit
Symbol
Description
Table 128: DcErrorCode register: bit allocation
Bit
7
Symbol
UNREAD
Reset
0
Access
R
6
5
4
3
2
1
0
DATA01
0
R
reserved
-
-
ERROR[3:0]
RTOK
0
R
0
R
0
R
0
R
0
R
Table 129: DcErrorCode register: bit description
Bit
Symbol
7
UNREAD
Description
Logic 1 indicates that a new event occurred before the previous
status was read.
This bit indicates the PID type of the last successfully received
or transmitted packet (0 = DATA0 PID; 1 = DATA1 PID).
6
DATA01
相關PDF資料 |
PDF描述 |
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參數描述 |
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