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參數資料
| 型號： | ISP1362EE |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 總線控制器 |
| 英文描述： | Single-chip Universal Serial Bus On-The-Go controller |
| 中文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PBGA64 |
| 封裝： | 6 X 6 MM, 0.80 HEIGHT, PLASTIC, MO-195, SOT-543-1, TFBGA-64 |
| 文件頁數： | 122/150頁 |
| 文件大小： | 647K |
| 代理商： | ISP1362EE |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁當前第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁
Philips Semiconductors
ISP1362
Single-chip USB OTG controller
Product data
Rev. 03
—
06 January 2004
122 of 150
9397 750 12337
Koninklijke Philips Electronics N.V. 2004. All rights reserved.
16.2.4
Validate Endpoint Buffer (61H
–
6FH)
This command signals the presence of valid data for transmission to the USB host, by
setting the Buffer Full
fl
ag of the selected IN endpoint. This indicates that the data in
the buffer is valid and can be sent to the host, when the next IN token is received. For
a double-buffered endpoint, this command switches the current buffer memory for
CPU access.
Remark:
For special aspects of the control IN endpoint, see
Section 13.3.6
.
Code (Hex): 61 to 6F
—
validate endpoint buffer (control IN, endpoint 1 to 14)
Transaction
—
none (code only)
16.2.5
Clear Endpoint Buffer (70H, 72H
–
7FH)
This command unlocks and clears the buffer of the selected OUT endpoint, allowing
the reception of new packets. Reception of a complete packet causes the Buffer Full
fl
ag of an OUT endpoint to be set. Any subsequent packets are refused by returning a
NAK condition, until the buffer is unlocked using this command. For a double-buffered
endpoint, this command switches the current buffer memory for CPU access.
Remark:
For special aspects of the control OUT endpoint, see
Section 13.3.6
.
Code (Hex): 70, 72 to 7F
—
clear endpoint buffer (control OUT, endpoint 1 to 14)
Transaction
—
none (code only)
16.2.6
DcEndpointStatusImage register (D0H
–
DFH)
This command is used to check the status of the selected endpoint buffer memory
without clearing any status or interrupt bits. The command accesses the
DcEndpointStatusImage register, which contains a copy of the DcEndpointStatus
register. The bit allocation of the DcEndpointStatusImage register is shown in
Table 126
.
Code (Hex): D0 to DF
—
check status (control OUT, control IN, endpoint 1 to 14)
Transaction
—
write or read 1 byte (code or data)
Table 126: DcEndpointStatusImage register: bit allocation
Bit
7
Symbol
EPSTAL
EPFULL1
6
5
4
3
2
1
0
EPFULL0
DATA_PID
OVER
WRITE
0
R
SETUPT
CPUBUF
reserved
Reset
Access
0
R
0
R
0
R
0
R
0
R
0
R
-
-
Table 127: DcEndpointStatusImage register: bit description
Bit
Symbol
Description
7
EPSTAL
This bit indicates whether the endpoint is stalled or not
(1 = stalled; 0 = not stalled).
6
EPFULL1
Logic 1 indicates that the secondary endpoint buffer is full.
5
EPFULL0
Logic 1 indicates that the primary endpoint buffer is full.
4
DATA_PID
This bit indicates the data PID of the next packet
(0 = DATA0 PID; 1 = DATA1 PID).
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