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參數(shù)資料
| 型號： | ISP1362EE |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 總線控制器 |
| 英文描述： | Single-chip Universal Serial Bus On-The-Go controller |
| 中文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PBGA64 |
| 封裝： | 6 X 6 MM, 0.80 HEIGHT, PLASTIC, MO-195, SOT-543-1, TFBGA-64 |
| 文件頁數(shù)： | 55/150頁 |
| 文件大小： | 647K |
| 代理商： | ISP1362EE |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁當前第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁
Philips Semiconductors
ISP1362
Single-chip USB OTG controller
Product data
Rev. 03
—
06 January 2004
55 of 150
9397 750 12337
Koninklijke Philips Electronics N.V. 2004. All rights reserved.
The following features are supported:
Single-cycle or burst transfers (up to 16 bytes per cycle)
Programmable transfer direction (read or write)
Multiple End-Of-Transfer (EOT) sources: internal conditions, short or empty packet
Programmable signal levels on pins DREQ2 and DACK2.
13.4.1
Selecting an endpoint for the DMA transfer
The target endpoint for DMA access is selected using bits EPDIX[3:0] of the
DcDMACon
fi
guration register, as shown in
Table 17
. The transfer direction (read or
write) is automatically set by the EPDIR bit in the associated ECR, to match the
selected endpoint type (OUT endpoint: read; IN endpoint: write).
Asserting input DACK2 automatically selects the endpoint speci
fi
ed in the
DcDMACon
fi
guration register, regardless of the current endpoint used for the
I/O mode access.
13.4.2
8237 compatible mode
The 8237 compatible DMA mode is selected by clearing the DAKOLY bit of the
DcHardwareCon
fi
guration register (see
Table 114
). The pin functions for this mode
are shown in
Table 18
.
Table 17:
Endpoint
identi
fi
er
Endpoint selection for DMA transfer
EPIDX[3:0]
Transfer direction
EPDIR = 0
OUT: read
OUT: read
OUT: read
OUT: read
OUT: read
OUT: read
OUT: read
OUT: read
OUT: read
OUT: read
OUT: read
OUT: read
OUT: read
OUT: read
EPDIR = 1
IN: write
IN: write
IN: write
IN: write
IN: write
IN: write
IN: write
IN: write
IN: write
IN: write
IN: write
IN: write
IN: write
IN: write
1
2
3
4
5
6
7
8
9
10
11
12
13
14
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
Table 18:
Symbol
DREQ2
DACK2
EOT
RD
WR
8237 compatible mode: pin functions
Description
DMA request of DC
DMA acknowledge of DC
end of transfer
read strobe
write strobe
I/O
O
I
I
I
I
Function
DC requests a DMA transfer
DMA controller con
fi
rms the transfer
DMA controller terminates the transfer
instructs the DC to put data on the bus
instructs the DC to get data from the bus
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PDF描述 |
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