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參數資料
| 型號： | ISP1362EE |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 總線控制器 |
| 英文描述： | Single-chip Universal Serial Bus On-The-Go controller |
| 中文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PBGA64 |
| 封裝： | 6 X 6 MM, 0.80 HEIGHT, PLASTIC, MO-195, SOT-543-1, TFBGA-64 |
| 文件頁數： | 99/150頁 |
| 文件大小： | 647K |
| 代理商： | ISP1362EE |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁當前第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁
Philips Semiconductors
ISP1362
Single-chip USB OTG controller
Product data
Rev. 03
—
06 January 2004
99 of 150
9397 750 12337
Koninklijke Philips Electronics N.V. 2004. All rights reserved.
15.5.3
HcSoftwareReset register (W: A9H)
This register provides a means for software reset of the HC. To reset the HC, the
HCD must write a reset value of F6H to this register. On receiving this reset value,
the HC resets all the HC and OTG registers, except its buffer memory.
Table 74
contains the bit description of the register.
Code (Hex): A9
—
write only
15.6 HC buffer RAM control registers
15.6.1
HcBufferStatus register (R/W: 2CH/ACH)
The bit allocation of the HcBufferStatus register is given in
Table 75
.
Code (Hex): 2C
—
read
Code (Hex): AC
—
write
Table 73:
Bit
15 to 0
HcScratch register: bit description
Symbol
Access
Scratch[15:0]
R/W
Value
0000H
Description
Scratch register value.
Table 74:
Bit
15 to 0
HcSoftwareReset register: bit description
Symbol
Access
ResetValue
[15:0]
Value
0000H
Description
Writing a reset value of F6H causes the HC to
reset all the registers except its buffer memory.
W
Table 75:
Bit
Symbol
HcBufferStatus register: bit allocation
15
14
13
12
11
10
9
8
reserved
PairedPTD
PingPong
0
R
2
INTL_
Active
ISTL1
BufferDone
0
R
1
ISTL1
BufferFull
ISTL0
BufferDone
0
R
0
ISTL0
BufferFull
Reset
Access
Bit
Symbol
-
-
7
-
-
6
-
-
5
-
-
4
-
-
3
reserved
ISTL1_
Active
Status
0
R
ISTL0_
Active
Status
0
R
Reset_HW
PingPong
Reg
0
R/W
ATL_Active
Reset
Access
-
-
0
0
0
0
R/W
R/W
R/W
R/W
Table 76:
Bit
15 to 11
10
HcBufferStatus register: bit description
Symbol
-
PairedPTDPingPong
Description
reserved
0
—
Ping of paired PTD in ATL is active.
1
—
Pong of paired PTD in ATL is active.
0
—
The ISTL1 buffer has not yet been read by the HC.
9
ISTL1
BufferDone
1
—
The ISTL1 buffer has been read by the HC.
0
—
The ISTL0 buffer has not yet been read by the HC.
8
ISTL0
BufferDone
1
—
The ISTL0 buffer has been read by the HC.
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